信號(hào)發(fā)生器電路（Quartus/Verilog/CRD500）

因近期芯片價(jià)格太高，配套CRD500開(kāi)發(fā)板售完后暫未生產(chǎn)，現(xiàn)階段無(wú)法購(gòu)買(mǎi)該開(kāi)發(fā)板。后續(xù)根據(jù)芯片供貨情況再安排開(kāi)發(fā)板生產(chǎn)。需選購(gòu)開(kāi)發(fā)板的朋友請(qǐng)關(guān)注該公眾號(hào)及米恩工作室的淘寶官網(wǎng)。

1 運(yùn)行平臺(tái) 硬件：CRD500數(shù)字信號(hào)處理板 系統(tǒng)：win7/64（推薦）；win7/32；win10/64 軟件：Quartus13.1/ModelSimSE 10.1c/Verilog HDL/Matlab2014a

2 主要功能及性能指標(biāo)

2.1 主要功能

1）可產(chǎn)生ASK、FSK、PSK、單頻信號(hào)、三角波、鋸齒波、方波 2）載波頻率、調(diào)制參數(shù)等波形參數(shù)可設(shè)置 3）可通過(guò)串口設(shè)置信號(hào)參數(shù)

2.2 主要性能指標(biāo)

1）系統(tǒng)時(shí)鐘：50MHz

2）串口協(xié)議：9600bps波特率、1位起始位、8位數(shù)據(jù)位、1位停止位、無(wú)校驗(yàn)位

3）載波頻率范圍：1MHz～4.75MHz可變，步進(jìn)250kHz

4） 基帶信號(hào)碼速率范圍：100kHz～475kHz，步進(jìn)25kHz

5）三角波頻率范圍： 6kHz～98kHz，共16種頻率可設(shè)置

6） 鋸齒波頻率范圍： 12kHz～195kHz，共16種頻率可設(shè)置

7）方波頻率范圍：50kHz～237.5kHz，步進(jìn)12.5kHz

3 程序結(jié)構(gòu)框圖說(shuō)明

信號(hào)發(fā)生器電路程序主要串口通信模塊（uart.v）、方波模塊（square.v）、鋸齒波模塊（sawtooth.v）、三角波模塊（triangle.v）、基帶數(shù)據(jù)模塊（pcm.v）和調(diào)制模塊（modulate.v）組成。

uart.v模塊完成與計(jì)算機(jī)之間的串口通信，接收串口發(fā)出的指令，并將接收到的指令回送至計(jì)算機(jī)，驗(yàn)證指令傳輸?shù)恼_性。串口接收的指令送至各信號(hào)波形產(chǎn)生模塊，產(chǎn)生相應(yīng)參數(shù)的信號(hào)波形。

方波模塊（square.v）、鋸齒波模塊（sawtooth.v）、三角波模塊（triangle.v）分別根據(jù)指令參數(shù)產(chǎn)生方波、鋸齒波和三角波信號(hào)?；鶐?shù)據(jù)模塊產(chǎn)生8比特循環(huán)的基帶數(shù)據(jù)11111010，并將基帶數(shù)據(jù)送至調(diào)制模塊modulate.v。modulate.v模塊產(chǎn)生正弦波、ASK、PSK和FSK信號(hào)。波形輸出選擇控制邏輯根據(jù)串口指令輸出對(duì)應(yīng)的波形信號(hào)，經(jīng)信號(hào)處理板上的DA轉(zhuǎn)換及濾波電路后，形成模擬波形輸出。

4 資料清單

1）FPGA工程源程序（提供網(wǎng)盤(pán)鏈接）

2）開(kāi)發(fā)工具（提供網(wǎng)盤(pán)鏈接）：QuartusII 13.1/

ModelSimSE 10.1c/Verilog HDL/Matlab2014a/串口調(diào)試助手

安裝方法請(qǐng)關(guān)注B站UP主：杜勇FPGA觀看“FPGA環(huán)境安裝”合集

3）工程代碼講解視頻（杜勇老師主講，mp4格式，可在線觀看）

主要包括功能說(shuō)明、FPGA代碼講解、ModelSim仿真過(guò)程、板載測(cè)試方法等完整的設(shè)計(jì)測(cè)試流程。

（試看）程序功能視頻

（試看）系統(tǒng)測(cè)試視頻 FPGA程序設(shè)計(jì)視頻及FPGA工程源程序（付費(fèi)后可見(jiàn)）

審核編輯 ：李倩