60GHz視距回程鏈路隨時(shí)可提高蜂窩容量

基于 Xilinx Zynq SoC 和 ADI V 波段芯片組的完整 60 GHz 雙向數(shù)據(jù)通信方案可提供出色的性能和靈活性，服務(wù)于小型蜂窩回程市場(chǎng)。

全球蜂窩網(wǎng)絡(luò)對(duì)數(shù)據(jù)的需求不斷增加，運(yùn)營(yíng)商正在尋找到2030年將容量增加5000倍的方法。1實(shí)現(xiàn)這一目標(biāo)需要信道性能提高5×，分配頻譜增加20×，蜂窩基站數(shù)量增加50×。

這些新小區(qū)中的許多將被放置在大多數(shù)流量來源的室內(nèi)，光纖是將流量匯回網(wǎng)絡(luò)的首選。但是，有許多戶外位置的光纖不可用或連接成本太高，對(duì)于這些情況，無線回程是最可行的選擇。

提供 5 GHz 的免許可頻譜，并且不需要視線 （LOS） 路徑。但是，由于流量大和天線方向圖寬，帶寬有限，并且?guī)缀蹩梢员ＷC來自該頻譜其他用戶的干擾。

60 GHz的通信鏈路正在成為為滿足容量需求所需的數(shù)千個(gè)室外小區(qū)提供這些回程鏈路的主要競(jìng)爭(zhēng)者。該頻譜也是未經(jīng)許可的，但與 6 GHz 以下的頻率不同，它包含高達(dá) 9 GHz 的可用帶寬。此外，高頻允許非常窄和聚焦的天線方向圖，這些天線方向圖在一定程度上抗干擾，但需要LOS路徑。

基于FPGA和基于SoC的調(diào)制解調(diào)器越來越多地用于各種無線回程解決方案，因?yàn)槭褂盟鼈兊钠脚_(tái)可以是模塊化和可定制的，從而降低了OEM的總擁有成本。對(duì)于這些鏈路的無線電部分，收發(fā)器已集成到硅基IC中，并封裝成低成本的表面貼裝部件。

商用器件可用于構(gòu)建完整的60 GHz雙向數(shù)據(jù)通信鏈路，如圖1中的解決方案所示。該設(shè)計(jì)由賽靈思和赫梯微波公司（現(xiàn)為ADI公司的一部分）開發(fā)，包括一個(gè)賽靈思調(diào)制解調(diào)器和一個(gè)ADI公司的毫米波無線電。該鏈路滿足小型蜂窩回程市場(chǎng)的性能和靈活性要求。

圖1.完整雙向數(shù)據(jù)通信鏈路的高級(jí)框圖。

如圖 1 所示，創(chuàng)建此鏈路需要兩個(gè)節(jié)點(diǎn)。每個(gè)節(jié)點(diǎn)包含一個(gè)發(fā)射器（帶有調(diào)制器）及其關(guān)聯(lián)的模擬發(fā)射器鏈，以及一個(gè)接收器（帶有解調(diào)器）及其關(guān)聯(lián)的模擬接收器鏈。

調(diào)制解調(diào)器卡與模擬和分立設(shè)備集成在一起。它包含以數(shù)字方式實(shí)現(xiàn)的振蕩器，以確保頻率合成的準(zhǔn)確性，并且所有數(shù)字功能都在FPGA或片上系統(tǒng)（SoC）中執(zhí)行。這款單載波調(diào)制解調(diào)器內(nèi)核支持從 QPSK 到 256 QAM 的調(diào)制，通道帶寬高達(dá) 500 MHz，數(shù)據(jù)速率高達(dá) 3.5 Gbps。該調(diào)制解調(diào)器還支持頻分雙工 （FDD） 和時(shí)分雙工 （TDD） 傳輸方案。穩(wěn)健的調(diào)制解調(diào)器設(shè)計(jì)技術(shù)可降低本振的相位噪聲影響。包括強(qiáng)大的低密度奇偶校驗(yàn) （LDPC） 編碼，以提高性能和鏈路預(yù)算。

毫米波調(diào)制解調(diào)器

毫米波調(diào)制解調(diào)器使基礎(chǔ)設(shè)施供應(yīng)商能夠?yàn)槠錈o線回程網(wǎng)絡(luò)開發(fā)靈活、成本優(yōu)化和可定制的鏈路。它具有完全自適應(yīng)、低功耗、占用空間小的特點(diǎn)，可用于部署室內(nèi)和全室外點(diǎn)對(duì)點(diǎn)鏈路以及點(diǎn)對(duì)多點(diǎn)微波鏈路。該解決方案使運(yùn)營(yíng)商能夠構(gòu)建可擴(kuò)展和現(xiàn)場(chǎng)可升級(jí)的系統(tǒng)。

圖2進(jìn)一步詳細(xì)介紹了在基于SoC的解決方案中實(shí)現(xiàn)的數(shù)字調(diào)制解調(diào)器。除了可編程邏輯（PL）之外，該平臺(tái)的可擴(kuò)展處理系統(tǒng)（PS）還包含雙ARM Cortex-A9內(nèi)核，帶有集成內(nèi)存控制器和用于外設(shè)的多標(biāo)準(zhǔn)I / O。??

圖2.用于無線調(diào)制解調(diào)器應(yīng)用的所有可編程 SoC。

該 SoC 平臺(tái)用于執(zhí)行各種數(shù)據(jù)和控制功能，并啟用硬件加速。集成毫米波調(diào)制解調(diào)器配有PHY、控制器、系統(tǒng)接口和數(shù)據(jù)包處理器，如圖2所示。但是，根據(jù)所需的體系結(jié)構(gòu)，您可以插入、更新或刪除不同的模塊。例如，您可以選擇實(shí)現(xiàn) XPIC 組合器，以便可以將交叉極化模式下的調(diào)制解調(diào)器與另一個(gè)調(diào)制解調(diào)器一起使用。該解決方案在PL中實(shí)現(xiàn)，其中SERDES和I/O用于各種數(shù)據(jù)路徑接口，例如調(diào)制解調(diào)器和數(shù)據(jù)包處理器、數(shù)據(jù)包處理器和存儲(chǔ)器或調(diào)制解調(diào)器間或DAC/ADC之間的接口。

調(diào)制解調(diào)器 IP 的其他一些重要功能包括通過自適應(yīng)編碼和調(diào)制 （ACM） 自動(dòng)無中斷和無差錯(cuò)狀態(tài)切換，以保持鏈路運(yùn)行;自適應(yīng)數(shù)字閉環(huán)預(yù)失真（DPD），以提高RF功率放大器的效率和線性度;同步以太網(wǎng) （SyncE） 用于保持時(shí)鐘同步和干簧-所羅門或 LDPC 前向糾錯(cuò) （FEC）。FEC 的選擇基于設(shè)計(jì)要求。LDPC FEC是無線回傳應(yīng)用的默認(rèn)選擇，而Reed-Solomon FEC是低延遲應(yīng)用（如前傳）的首選。

LDPC 實(shí)現(xiàn)經(jīng)過高度優(yōu)化，并利用 FPGA 并行性進(jìn)行編碼器和解碼器完成的計(jì)算。結(jié)果是明顯的信噪比增益。您可以通過改變 LDPC 內(nèi)核的迭代次數(shù)來應(yīng)用不同級(jí)別的并行性，從而優(yōu)化解碼器的大小和功能。您 還 可以 根據(jù) 通道 帶 寬 和 吞吐量 約束 對(duì) 設(shè)計(jì) 進(jìn)行 建模。

該調(diào)制解調(diào)器解決方案還帶有用于顯示和調(diào)試的圖形用戶界面（GUI），并且能夠?qū)崿F(xiàn)高級(jí)功能，例如通道帶寬或調(diào)制選擇，以及低級(jí)功能，例如硬件寄存器的設(shè)置。為了實(shí)現(xiàn)圖1所示解決方案的3.5 Gbps吞吐量，調(diào)制解調(diào)器IP以440 MHz時(shí)鐘速率運(yùn)行。它使用五個(gè)千兆位收發(fā)器 （GT） 作為連接接口，以支持 ADC 和 DAC，并使用更多 GT 用于 10 GbE 有效負(fù)載或 CPRI 接口。

毫米波收發(fā)器芯片組

ADI公司針對(duì)小型蜂窩回程應(yīng)用優(yōu)化了該設(shè)計(jì)中使用的第二代硅鍺（SiGe）60 GHz芯片組。發(fā)射器芯片是一個(gè)完整的模擬基帶至毫米波上變頻器。改進(jìn)的頻率合成器以 250 MHz 步長(zhǎng)覆蓋 57 GHz 至 66 GHz，相位噪聲低，可支持至少 64 QAM 的調(diào)制。輸出功率已增加到大約 16 dBm 線性功率，而集成功率檢測(cè)器監(jiān)控輸出功率，使其不超過監(jiān)管限值。

發(fā)射器芯片提供IF和RF增益的模擬控制或數(shù)字控制。使用高階調(diào)制時(shí)，有時(shí)需要模擬增益控制，因?yàn)殡x散增益變化可能會(huì)被誤認(rèn)為幅度調(diào)制，從而導(dǎo)致誤碼。內(nèi)置SPI接口支持?jǐn)?shù)字增益控制。

對(duì)于需要在窄通道中進(jìn)行更高階調(diào)制的應(yīng)用，可以繞過內(nèi)部頻率合成器，將相位噪聲更低的外部PLL/VCO注入發(fā)射器。

圖3顯示了支持高達(dá)1.8 GHz帶寬的發(fā)射器芯片的框圖。MSK 調(diào)制器選項(xiàng)可實(shí)現(xiàn)高達(dá) 1.8 Gbps 的低成本數(shù)據(jù)傳輸，無需昂貴且耗電的 DAC。

圖3.HMC6300 60 GHz發(fā)射器IC框圖。

接收器芯片與該器件相輔相成，同樣經(jīng)過優(yōu)化，可滿足小型蜂窩回程應(yīng)用的苛刻要求。接收器的輸入P1dB顯著增加到?20 dBm，IIP3顯著增加到?9 dBm，以處理短距離鏈路，其中碟形天線的高增益導(dǎo)致接收器輸入端的高信號(hào)電平。

其他主要特性包括：最大增益設(shè)置下的低6 dB噪聲系數(shù);可調(diào)低通基帶濾波器和高通基帶濾波器;與發(fā)射器芯片相同的新型頻率合成器，支持57 GHz至66 GHz頻段的64 QAM調(diào)制，以及對(duì)IF和RF增益進(jìn)行模擬或數(shù)字控制。

接收器芯片的框圖如圖4所示。請(qǐng)注意，接收器還包含一個(gè)AM檢波器，用于解調(diào)幅度調(diào)制，例如開/關(guān)鍵控（OOK）。此外，F(xiàn)M 鑒別器解調(diào)簡(jiǎn)單的 FM 或 MSK 調(diào)制。這是對(duì)I/Q解調(diào)器的補(bǔ)充，該解調(diào)器用于恢復(fù)QPSK和更復(fù)雜的QAM調(diào)制的正交基帶輸出。

圖4.HMC6301 60 GHz接收器IC框圖

發(fā)射器和接收器均采用 4 mm × 6 mm BGA 型晶圓級(jí)封裝。這些表面貼裝部件將實(shí)現(xiàn)低成本制造用于回程應(yīng)用的無線電板。

示例毫米波調(diào)制解調(diào)器和無線電系統(tǒng)的框圖如圖5所示。除了FPGA、調(diào)制解調(diào)器軟件和毫米波芯片組外，該設(shè)計(jì)還包含許多其他組件。它們包括一個(gè)雙通道、12位、1 GSPS ADC、一個(gè)四通道16位、高達(dá)2.8 GSPS TxDAC和一個(gè)超低抖動(dòng)時(shí)鐘頻率合成器，支持ADC和DAC IC上采用的JESD204B串行數(shù)據(jù)接口。

圖5.使用 Xilinx 和 ADI IC 的參考設(shè)計(jì)示例。

演示平臺(tái)

圖6所示平臺(tái)由賽靈思和ADI公司聯(lián)合創(chuàng)建，用于演示目的。該實(shí)現(xiàn)方案包括 Xilinx 開發(fā)板上基于 FPGA 的調(diào)制解調(diào)器、包含 ADC、DAC、時(shí)鐘芯片和兩個(gè)無線電模塊評(píng)估板的行業(yè)標(biāo)準(zhǔn) FMC 板。

圖6.演示平臺(tái)在行動(dòng)。

該演示平臺(tái)包括一臺(tái)用于調(diào)制解調(diào)器控制和視覺顯示的筆記本電腦，以及一個(gè)可變RF衰減器，用于復(fù)制典型毫米波鏈路的路徑損耗。開發(fā)板上的 FPGA 執(zhí)行 WBM256 調(diào)制解調(diào)器固件 IP。開發(fā)板上的行業(yè)標(biāo)準(zhǔn)FMC夾層連接器用于連接到基帶和毫米波無線電板。

毫米波模塊卡在基帶板上。這些模塊具有用于 60 GHz 接口的 MMPX 連接器以及可選使用外部本地振蕩器的 SMA 連接器。

該平臺(tái)包含演示頻分雙工連接每個(gè)方向在 250 MHz 信道中高達(dá) 1.1 Gbps 的點(diǎn)對(duì)點(diǎn)回程連接所需的所有硬件和軟件。

模塊化和可定制

由于FPGA是高度模塊化和可定制的，因此在用于構(gòu)建無線回程應(yīng)用平臺(tái)時(shí)可以降低成本。在為小型蜂窩回程市場(chǎng)的毫米波調(diào)制解調(diào)器解決方案選擇商用器件時(shí)，請(qǐng)選擇高能效的 FPGA/SoC 和高性能寬帶 IP 內(nèi)核。在為寬帶通信和開關(guān)功能選擇GT時(shí)，高速也是一個(gè)需要考慮的因素。尋找一種可以擴(kuò)展以支持多種產(chǎn)品變體的解決方案，從運(yùn)行在相同硬件平臺(tái)上每秒幾百兆比特的低端小型蜂窩回程產(chǎn)品到 3.5 Gbps。

對(duì)于無線電部分，采用表面貼裝部件封裝的收發(fā)器IC將降低制造成本。市場(chǎng)上的器件將滿足小型蜂窩部署的無線回程需求的功率、尺寸、靈活性和功能要求。此外，還可購買高性能數(shù)據(jù)轉(zhuǎn)換器和時(shí)鐘管理IC，用于完成無線回程鏈路。

審核編輯：郭婷