使用Vitis加速RFSoC解決方案

Xilinx的Zynq ? UltraScale+ ? RFSoC系列器件是真正具有開(kāi)創(chuàng)性的一類設(shè)備，它將射頻數(shù)據(jù)轉(zhuǎn)換器與信號(hào)設(shè)備中的高性能處理系統(tǒng)和可編程邏輯融合在一起。值得注意的是，射頻數(shù)據(jù)轉(zhuǎn)換器包括模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 以及生成和處理射頻信號(hào)所需的所有元件。因此，RF 數(shù)據(jù)轉(zhuǎn)換器提供數(shù)字上變頻器和下變頻器、混頻器和數(shù)控振蕩器。射頻片上系統(tǒng) (RFSoC) 還具有軟決策、低密度奇偶校驗(yàn)前向糾錯(cuò)塊，支持最新的前向糾錯(cuò) (FEC) 編碼方案，有助于最大限度地提高信道容量。

這種單芯片解決方案為系統(tǒng)開(kāi)發(fā)人員提供了多項(xiàng)優(yōu)勢(shì)，包括緊密集成的解決方案，可顯著減小電路板的尺寸和復(fù)雜性，并降低整體功耗。Zynq UltraScale+ RFSoC 還為開(kāi)發(fā)人員提供直接采樣解決方案。得益于 RF 數(shù)據(jù)轉(zhuǎn)換器中使用的 ADC 和 DAC，直接采樣成為可能。它們提供高采樣頻率（第三代設(shè)備中為 10GSPS）和寬模擬輸入帶寬（第三代設(shè)備中為 6GHz）。使用直接采樣方法消除了對(duì)提供向上或向下轉(zhuǎn)換的模擬前端的需要。這提供了顯著的系統(tǒng)級(jí)優(yōu)勢(shì)，因?yàn)檫@些模擬前端不可編程或容易適應(yīng)支持許可或地理限制，

Zynq UltraScale+ RFSoC 還包含一個(gè) 64 位四核 Arm ? Cortex-A53 應(yīng)用處理單元和一個(gè) 32 位雙核 Arm Cortex-R5 實(shí)時(shí)處理單元（圖 1）。

圖 1：Zynq UltraScale+ RFSoC 框圖概述了解決方案結(jié)構(gòu)。（來(lái)源賽靈思）

實(shí)時(shí)控制和安全應(yīng)用以及高性能應(yīng)用可以在 Zynq UltraScale+ RFSoC 處理系統(tǒng) (PS) 中實(shí)現(xiàn)。為支持接口，Zynq UltraScale+ RFSoC PS 還支持多種行業(yè)標(biāo)準(zhǔn)接口，例如 GigE、SATA、USB3、PCIe、CAN、I 2 C、SPI 等。同時(shí)，可編程邏輯與 GTY 串行器/解串器 (SERDES) 相結(jié)合，提供了支持所有通用公共無(wú)線電接口 (CPRI) 線路速率和高達(dá) 100GE 的能力。

RFSoC 解決方案的開(kāi)發(fā)將努力利用可編程邏輯，以便從其并行結(jié)構(gòu)提供的吞吐量、確定性和響應(yīng)性中獲益。當(dāng)然，使用 Zynq UltraScale+ RFSoC 實(shí)施的解決方案會(huì)很復(fù)雜。軟件無(wú)線電、雷達(dá)和測(cè)試設(shè)備就是很好的例子。純粹在寄存器傳輸級(jí) (RTL) 開(kāi)發(fā)和實(shí)施這些算法可能非常耗時(shí)，并且會(huì)影響上市時(shí)間。

實(shí)現(xiàn)最佳上市時(shí)間同時(shí)仍允許開(kāi)發(fā)人員利用可編程邏輯的并行特性的一種方法是使用 Xilinx 的 Vitis ?統(tǒng)一軟件平臺(tái)。Vitis 使用戶能夠?qū)⑺惴◤奶幚硐到y(tǒng)加速到可編程邏輯。當(dāng)與 Xilinx 異構(gòu)片上系統(tǒng)設(shè)備或加速卡一起使用時(shí)，由于高級(jí)綜合和 OpenCL ? ，這種加速成為可能。

使用 Vitis 和 OpenCL 加速

Vitis 使用戶能夠利用 OpenCL 框架在可編程邏輯中實(shí)現(xiàn)加速內(nèi)核。這些加速內(nèi)核是使用比傳統(tǒng) RTL 更高級(jí)的語(yǔ)言定義的。

OpenCL 是一個(gè)行業(yè)標(biāo)準(zhǔn)框架，支持異構(gòu)系統(tǒng)上的并行計(jì)算。OpenCL 背后的核心原則之一是無(wú)需更改代碼即可啟用跨平臺(tái)功能。這允許相同的代碼可以跨 CPU、GPU、FPGA、DSP 等移植，性能擴(kuò)展取決于平臺(tái)的功能。

OpenCL 使用主機(jī)和內(nèi)核模型（圖 2）。每個(gè)系統(tǒng)都有一個(gè)主機(jī)（通常是基于 x86 的）和幾個(gè)提供加速的內(nèi)核，通常是基于 GPU、DSP 或 FPGA 的。為支持 OpenCL 流程，主機(jī)應(yīng)用程序通常使用 C/C++ 開(kāi)發(fā)并使用 OpenCL API。這些 OpenCL API 允許主機(jī)管理加載、配置和執(zhí)行內(nèi)核的整個(gè)應(yīng)用程序生命周期。在支持跨平臺(tái)移植的同時(shí)，內(nèi)核使用OpenCL C語(yǔ)言開(kāi)發(fā)，基于C語(yǔ)言，但在支持跨平臺(tái)移植方面存在局限性。

該模型允許使用 GCC 或 G++ 等標(biāo)準(zhǔn)編譯器編譯主機(jī)程序，而內(nèi)核編譯器是特定于供應(yīng)商的。

圖 2：該圖顯示了 Open CL 結(jié)構(gòu)如何使主機(jī)程序能夠使用標(biāo)準(zhǔn)編譯器，而內(nèi)核使用特定于供應(yīng)商的編譯器。（來(lái)源：賽靈思）

使用 Xilinx 異構(gòu)片上系統(tǒng)設(shè)備時(shí)，Arm 應(yīng)用程序處理單元是主機(jī)，而可編程邏輯實(shí)例化內(nèi)核。Vitis 為開(kāi)發(fā)人員提供了在針對(duì) Xilinx 異構(gòu) SoC 或加速卡時(shí)生成、調(diào)試和分析主機(jī)和內(nèi)核元素所需的一切。

Vitis 平臺(tái)

為了能夠利用 Vitis OpenCL 功能，需要一個(gè)基礎(chǔ)平臺(tái)。該基礎(chǔ)平臺(tái)定義了底層硬件的硬件和軟件配置。硬件平臺(tái)使用 Vivado ? Design Suite 創(chuàng)建，提供可用時(shí)鐘、高級(jí)可擴(kuò)展接口處理系統(tǒng)/可編程邏輯 (AXI PS/PL) 接口，并中斷 Vitis 編譯器。使用這些接口，Vitis 編譯器可以將加速內(nèi)核連接到處理系統(tǒng)內(nèi)存映射中。這允許使用直接內(nèi)存訪問(wèn) (DMA) 和內(nèi)核控制進(jìn)行高效的數(shù)據(jù)傳輸。該平臺(tái)的軟件元素由 PetaLinux 提供，并提供支持賽靈思運(yùn)行時(shí) (XRT) 的嵌入式 Linux 操作系統(tǒng)（圖 3）。

圖 3：該圖說(shuō)明了 Vitis 平臺(tái)開(kāi)發(fā)流程。（來(lái)源：作者）

當(dāng)然，在 Vivado 中開(kāi)發(fā)的基礎(chǔ)平臺(tái)也可以包含設(shè)計(jì)元素和 Vitis 可用的掛鉤。在 Zynq UltraScale+ RFSoC 的情況下，基礎(chǔ)設(shè)計(jì)可以包括必要的基礎(chǔ)設(shè)施，以使用 GTY 收發(fā)器將 RF 數(shù)據(jù)轉(zhuǎn)換器連接到外部接口或在處理器內(nèi)存空間之間傳輸數(shù)據(jù)。

葡萄加速

一旦加速平臺(tái)可用，開(kāi)發(fā)人員就可以開(kāi)始使用 Vitis 開(kāi)發(fā)他們的解決方案。使用 Vitis，他們可以實(shí)現(xiàn) RF 數(shù)據(jù)轉(zhuǎn)換器和附加 IP 的控制和配置。然后，開(kāi)發(fā)人員還可以使用 C/C++ 和 OpenCL C 實(shí)施所需的 RF 數(shù)據(jù)處理算法，以加速解決瓶頸并提高整體系統(tǒng)性能。

為了幫助開(kāi)發(fā)算法，Vitis 提供了幾個(gè)開(kāi)源加速就緒庫(kù)（圖 4）。這些庫(kù)包括對(duì)數(shù)學(xué)、線性代數(shù)、DSP、數(shù)據(jù)壓縮，當(dāng)然還有 AI 的支持。

圖 4：Vitis 開(kāi)發(fā)環(huán)境提供開(kāi)源加速就緒庫(kù)來(lái)幫助設(shè)計(jì)解決方案。（來(lái)源：作者）

實(shí)現(xiàn)軟件算法后，開(kāi)發(fā)人員可以使用 Vitis 提供的軟件和硬件仿真流程來(lái)優(yōu)化算法，以便在生成最終引導(dǎo)映像之前在可編程邏輯中實(shí)現(xiàn)（圖 5）。

圖 5：Vitis 應(yīng)用開(kāi)發(fā)流程在創(chuàng)建最終引導(dǎo)映像之前使用可編程邏輯中的軟件和硬件仿真優(yōu)化算法。（來(lái)源：作者）

為了利用可編程邏輯的并行特性，開(kāi)發(fā)人員可能希望在內(nèi)核中流水線化或展開(kāi)循環(huán)、組織內(nèi)存和 AXI 接口結(jié)構(gòu)。這些優(yōu)化是使用源代碼中的編譯指示實(shí)現(xiàn)的。可以使用 Vitis Analyzer 和 Vitis HLS 分析視圖來(lái)識(shí)別優(yōu)化內(nèi)核代碼的潛在區(qū)域（圖 6）。

圖 6： Vitis Analyzer 平臺(tái)視圖可幫助開(kāi)發(fā)人員確定優(yōu)化內(nèi)核代碼的潛在區(qū)域。（來(lái)源：作者）

優(yōu)化完成后，開(kāi)發(fā)人員可以構(gòu)建最終的引導(dǎo)文件并部署系統(tǒng)以進(jìn)行下一階段的測(cè)試和驗(yàn)證。

包起來(lái)

RFSoC 與 Vitis 的 OpenCL 功能相結(jié)合，為開(kāi)發(fā)人員提供了突破性的緊密耦合解決方案。該解決方案可以通過(guò)利用高級(jí)語(yǔ)言、庫(kù)和框架來(lái)提供最具響應(yīng)性和確定性的解決方案。這種開(kāi)發(fā)方法支持采用更高級(jí)別的系統(tǒng)驅(qū)動(dòng)方法來(lái)實(shí)施解決方案，從而縮短上市時(shí)間。

審核編輯：湯梓紅