分析和管理電源噪聲和時鐘抖動對高速DAC相位噪聲的影響

在所有器件特性中，噪聲可能是一個特別具有挑戰(zhàn)性的話題，需要掌握和設(shè)計(jì)。這些挑戰(zhàn)往往會導(dǎo)致道聽途說的設(shè)計(jì)規(guī)則和試錯開發(fā)。在本文中，將解決相位噪聲問題，目的是定量了解如何圍繞高速數(shù)模中相位噪聲的貢獻(xiàn)進(jìn)行設(shè)計(jì)。目標(biāo)是獲得一種方法，既不會過度設(shè)計(jì)也不會設(shè)計(jì)不足的相位噪聲要求，而是在第一次就將其正確。

從一張白紙開始，DAC首先被視為一個塊盒。噪聲可以在內(nèi)部產(chǎn)生，因?yàn)槿魏螌?shí)際組件都會產(chǎn)生一些噪聲，或者噪聲可能來自外部來源。外部電源的入口可以通過任何DAC連接實(shí)現(xiàn)，這些連接通常包括電源、時鐘和數(shù)字接口。這些可能性如圖 1 所示。這些可能的噪音嫌疑人中的每一個都將被單獨(dú)調(diào)查，以了解它們的重要性。

圖1.DAC相位噪聲的來源。

數(shù)字接口將首先被覆蓋，并且恰好最容易處理。數(shù)字I/O負(fù)責(zé)接收要在模擬域中輸出的樣本。眾所周知，數(shù)字電路和接收的波形是噪聲的，如眼圖所示。從這個角度來看，出現(xiàn)的問題是：所有這些噪聲和活動是否會滲透到DAC內(nèi)部的各個區(qū)域并表現(xiàn)為相位噪聲？當(dāng)然，數(shù)字接口可能會在其他地方產(chǎn)生噪聲，但問題是相位噪聲。

為了證明I/O是否是一個問題，對AD9162系列HSDAC器件上帶和不帶數(shù)字接口的相位噪聲進(jìn)行了比較。在沒有接口的情況下，器件的NCO模式在內(nèi)部產(chǎn)生波形，從而有效地將DAC轉(zhuǎn)換為DDS發(fā)生器。圖 2 顯示了實(shí)驗(yàn)結(jié)果。

圖2.不同插值時的相位噪聲。

峰值確實(shí)會在界面打開時顯示，并根據(jù)界面詳細(xì)信息四處移動。現(xiàn)在有趣的是噪聲和所有曲線都是相互疊加的。因此，在該產(chǎn)品線中，接口不是問題，盡管根據(jù)系統(tǒng)要求可能需要注意這些雜散。發(fā)現(xiàn)接口無關(guān)緊要會導(dǎo)致下一個感興趣的領(lǐng)域：時鐘。

時鐘

時鐘是DAC中產(chǎn)生相位噪聲（即DAC時鐘）的主要問題。該時鐘決定何時發(fā)送下一個采樣，因此相位（或時序）中的任何噪聲都會直接影響輸出的相位噪聲，如圖3所示。這個過程可以看作是每個連續(xù)離散值與矩形函數(shù)之間的乘法，矩形函數(shù)的時序由時鐘定義?，F(xiàn)在，在頻域中，乘法轉(zhuǎn)換為卷積運(yùn)算。結(jié)果，所需頻譜被時鐘相位噪聲弄臟，如圖4所示。然而，確切的關(guān)系并不明顯。接下來是快速推導(dǎo)。

圖3.時鐘相位噪聲依賴性。

圖4.相位噪聲卷積。

拍攝時鐘和輸出時間快照，波形實(shí)例如圖5所示。目標(biāo)是找到時鐘的噪聲幅度與圖6中紅色箭頭所示的輸出之間的比率?？梢岳L制直角三角形，盡管不知道長度，但兩個三角形都有一個共同的水平邊。

圖5.波形快照。

圖6.相位噪聲關(guān)系。

將斜率設(shè)置為相應(yīng)波形的導(dǎo)數(shù)，幾何圖形給出以下等式：

重新排列DAC噪聲可得出下一個等式：

由于我們經(jīng)常對DAC輸出和時鐘的正弦波或近正弦波感興趣，因此可以簡化結(jié)果。如果這個假設(shè)不成立，請保持前面的表述。

然后通過重組，我們得到這個：

請注意，噪聲關(guān)系等同于相應(yīng)的波形幅度，因此，相對于載波，它被簡潔地總結(jié)出來。此外，通過使用對數(shù)單位，我們得出以下等式：

相對于載波的噪聲根據(jù)信號頻率與時鐘頻率的比率進(jìn)行放大和縮小。信號頻率每減半，噪聲就會降低 6 dB。檢查幾何形狀，這是有道理的，因?yàn)榈撞康娜切螘兊酶蛹怃J并縮小垂直側(cè)。另請注意，如果噪聲以相同的幅度增加，則增加時鐘幅度不會改善相位噪聲。

為了證明這一點(diǎn)，可以通過調(diào)制進(jìn)入DAC的時鐘來仿真相位噪聲。圖7所示為5 GHz DAC時鐘，采用100 kHz光相位調(diào)制。頂部繪制的是 500 MHz 和 1 GHz 輸出的頻譜。音調(diào)確實(shí)遵循這種關(guān)系。從5 GHz時鐘到500 MHz DAC輸出，觀察到20 dB的降低，從500 MHz到1 GHz輸出顯示6 dB的增加。

圖7.具有 100 kHz 相位調(diào)制的時鐘輸出相位噪聲。

盡管一個控制良好的實(shí)驗(yàn)很好，但真正的噪音也很有趣。用ADF4355寬帶頻率合成器代替發(fā)生器，圖8顯示了新時鐘源的相位噪聲曲線以及1/2和1/4時鐘頻率下的相應(yīng)DAC輸出。保持噪聲行為，每次降低6 dB。應(yīng)該注意的是，PLL沒有針對最佳相位噪聲進(jìn)行優(yōu)化。敏銳的讀者會注意到，在小偏移處會出現(xiàn)一些與預(yù)期的偏差，但由于參考來源不同，這是意料之中的。

圖8.DAC輸出相位噪聲，帶寬帶頻率合成器時鐘源。

另一個需要探索的方面是輸入功率和噪聲之間缺乏依賴性。只有載波噪聲功率之間的差異才是重要的。這意味著時鐘的直接放大不會產(chǎn)生任何好處。圖 9 顯示情況確實(shí)如此。唯一的變化是本底噪聲略有增加，這歸因于信號發(fā)生器?，F(xiàn)在，這種觀察只在合理范圍內(nèi)有效;在某個點(diǎn)上，時鐘將變得如此微弱，以至于時鐘接收器噪聲等其他貢獻(xiàn)將開始占主導(dǎo)地位。

圖9.相位噪聲與輸入功率的關(guān)系

最后，應(yīng)簡要提及新的抽樣計(jì)劃，即2× NRZ。AD9164 DAC系列器件引入了這種新的采樣模式，允許在時鐘的上升沿和下降沿上提供新的采樣數(shù)據(jù)。但是，隨著這些變化，相位噪聲特性保持不變。圖 10 將原始 NRZ 模式與這種新模式進(jìn)行了比較。曲線顯示相同的相位噪聲，但可以看到一些本底噪聲上升。該結(jié)論確實(shí)假設(shè)上升沿和下降沿的噪聲特性相同，大多數(shù)振蕩器都是這種情況。

圖 10.相位噪聲和 2× NRZ。

電源

噪聲的下一個可能的入口點(diǎn)是通過電源。芯片上的所有電路都必須以一種或另一種方式供電，這為噪聲提供了多種傳播到輸出的方式。精確的機(jī)制取決于電路，但下面重點(diǎn)介紹了幾種可能性。DAC 輸出通常由帶 MOS 開關(guān)的電流源組成，用于引導(dǎo)電流通過正引腳或負(fù)引腳（圖 11）。如圖所示，電流源從外部電源獲得電源，任何噪聲都會反映為電流波動。噪聲可以通過開關(guān)傳遞到輸出，但這只能解釋與基帶的直接耦合。為了產(chǎn)生相位噪聲，必須將該噪聲混合到載波頻率。該過程通過開關(guān)MOSFET完成，MOSFET充當(dāng)平衡混頻器。噪聲的另一個路徑是通過上拉電感。它們設(shè)置來自電源軌的直流偏置，此處存在的任何噪聲都流向晶體管。這種波動會改變其工作條件，例如源極到漏極電壓和電流源負(fù)載，從而導(dǎo)致電流變化再次與RF信號混淆。通常，任何電路都是電源噪聲顯示為相位噪聲的矢量，如果開關(guān)能夠?qū)⑵浠旌系绞诸^的信號中。

圖 11.DAC 電流源。

由于所有這些電路和混合現(xiàn)象，對所有這些行為進(jìn)行建模很快就會變得笨拙。相反，對其他模擬模塊的表征會帶來洞察力。在穩(wěn)壓器、運(yùn)算放大器和其他IC中，規(guī)定了電源抑制比。電源抑制可量化負(fù)載對電源變化的敏感性，并可用于相位噪聲分析。然而，使用調(diào)制比代替抑制：電源調(diào)制比（PSMR）。傳統(tǒng)的PSRR測量在基帶應(yīng)用中的DAC中仍然有用，但在這里并不感興趣。下一步是獲取數(shù)據(jù)。

測量PSMR需要調(diào)制正在研究的電源軌。典型設(shè)置如圖 12 所示。電源調(diào)制是通過插入穩(wěn)壓器和負(fù)載之間的耦合電路獲得的，疊加由信號發(fā)生器產(chǎn)生的正弦信號。耦合電路的輸出由示波器監(jiān)控，以找到實(shí)際的電源調(diào)制。由此產(chǎn)生的DAC輸出被饋送到頻譜分析儀。PSMR的計(jì)算方法是示波器提供的電源交流分量與載波周圍的調(diào)制邊帶電壓之比。

圖 12.PSMR 測量。

可以采用不同的耦合方案。ADI公司應(yīng)用工程師Rob Reeder在MS-2210應(yīng)用筆記中簡要介紹了如何使用LC電路測量ADC的PSMR。其他選項(xiàng)包括功率運(yùn)算放大器、變壓器或?qū)Ｓ谜{(diào)制電源。這里使用的方法是變壓器。建議使用高匝數(shù)比以降低信號發(fā)生器的源阻抗。典型測量結(jié)果如圖14所示。

使用1：100匝數(shù)比電流檢測變壓器和函數(shù)發(fā)生器，1.2 V時鐘電源以500 kHz調(diào)制，產(chǎn)生的峰峰值電壓為38 mV。DAC的時鐘頻率為5 GSPS。由此產(chǎn)生的輸出在–35 dBm的滿量程1 GHz載波上產(chǎn)生邊帶。將功率轉(zhuǎn)換為電壓，然后取與調(diào)制電源電壓的比率，導(dǎo)致PSMR為–11 dB。

圖 13.時鐘電源調(diào)制。

圖 14.調(diào)制邊帶。

通過執(zhí)行單個數(shù)據(jù)點(diǎn)，可以在多個頻率上進(jìn)行掃描。但是，AD9164 DAC總共包括8個電源。一種選擇是測量所有電源，但重點(diǎn)可能僅限于最敏感的電源：AVDD12、AVDD25、VDDC12 和 VNEG12。某些耗材，例如SERDES，與本分析無關(guān)，因此不包括在內(nèi)。掃描多個頻率和電源后，結(jié)果總結(jié)于圖15。

圖 15.在掃描頻率上測量的電源PSMR。

時鐘電源是最靈敏的電源軌。接下來是負(fù)1.2 V和2.5 V模擬電源，然后是1.2 V模擬電源，后者非常不敏感。在適當(dāng)考慮的情況下，1.2 V模擬電源可以由開關(guān)穩(wěn)壓器供電，而時鐘電源則完全相反：需要由極低噪聲LDO供電才能獲得最佳性能。

PSMR只能在一定的頻率范圍內(nèi)測量。在低端，它受到弱磁耦合的限制。所選變壓器的低頻截止頻率為10s的kHz。在高端，去耦電容降低了負(fù)載阻抗，使電源軌越來越難以驅(qū)動。只要功能不受影響，就可以出于測試目的刪除某些上限。

在使用PSMR之前，應(yīng)注意幾個方面。與PSRR不同，PSMR取決于波形功率，或者對于DAC，則取決于數(shù)字回退。波形越低，邊帶越低，比例為1：1。然而，后退并不能給設(shè)計(jì)人員帶來任何好處，因?yàn)檫厧鄬τ谳d波是恒定的。第二個方面是對載波頻率的依賴性。載波的掃描表明在較高波段以各種速率線性退化。有趣的是，軌道越敏感，坡度就越陡。例如，時鐘電源的斜率為–6.4 dB/倍頻程，而負(fù)模擬電源的斜率為–4.5 dB/倍頻程。采樣率也會影響PSMR。最后，PSMR僅提供相位噪聲貢獻(xiàn)的上限，因?yàn)樗c也產(chǎn)生的幅度噪聲沒有區(qū)別。

圖 16.在信號頻率范圍內(nèi)提供PSMR。

鑒于這些不同的噪聲要求，查看一些電源選項(xiàng)會很有幫助。LDO 是久經(jīng)考驗(yàn)的穩(wěn)壓器，尤其是在實(shí)現(xiàn)最高噪聲性能方面。但是，不是任何 LDO 都可以。圖17中的15002C曲線顯示了初始AD9162 DAC評估板的相位噪聲。DAC輸出設(shè)置為3.6 GHz，DAC從Wenzel源時鐘為4 GHz。1 kHz至100 kHz之間的相位噪聲平臺被懷疑由時鐘電源噪聲（ADP1740 LDO）主導(dǎo)。使用該LDO的頻譜噪聲密度圖和圖16中的DAC PSMR測量值，也可以如圖17所示計(jì)算和繪制貢獻(xiàn)。盡管由于外推而不能精確對齊，但計(jì)算出的點(diǎn)與測量的噪聲合理對齊，從而鞏固了時鐘電源對噪聲的影響。在重新設(shè)計(jì)電源解決方案時，該LDO被低噪聲ADP1761取代。在某些偏移處，噪聲降低了多達(dá)10 dB，接近時鐘貢獻(xiàn)（15002D）。

圖 17.AD9162評估板噪聲

噪聲不僅在各種穩(wěn)壓器上變化很大，而且還可能受到輸出電容、輸出電壓和負(fù)載的影響。應(yīng)仔細(xì)考慮這些因素，尤其是在敏感電源軌上。另一方面，根據(jù)整體系統(tǒng)要求，不一定需要 LDO。

開關(guān)穩(wěn)壓器可通過適當(dāng)?shù)腖C濾波為電源供電，從而簡化電源解決方案。與LDO一樣，從穩(wěn)壓器NSD開始并相應(yīng)地進(jìn)行設(shè)計(jì)。但是，對于LC濾波器，應(yīng)注意串聯(lián)諧振。不僅瞬變變得難以處理，而且諧振頻率附近的電壓增益也會增加，從而增加電源軌噪聲和相位噪聲。諧振可以通過對電路進(jìn)行去Q運(yùn)算來控制，即向電路添加有損元件。下圖顯示了另一種采用AD9162 DAC的設(shè)計(jì)示例。

在此設(shè)計(jì)中，時鐘電源也由ADP1740 LDO供電，但隨后采用LC濾波器。原理圖顯示了所考慮的濾波器，電感的RL模型和主濾波電容（C1 + R1）的RC模型。濾波器響應(yīng)如圖20所示，帶有紅色特征諧振。毫不奇怪，該濾波器的明顯跡象出現(xiàn)在相位噪聲響應(yīng)中：圖21的藍(lán)色曲線。噪聲在100 kHz左右趨于平穩(wěn)，之后濾波動作急劇下降。幸運(yùn)的是，LC濾波器的峰值不足以引起明顯的峰值，但濾波器仍然可以改進(jìn)。這里采用的一種方案是添加第二個具有適當(dāng)串聯(lián)電阻的較大電容以耗散能量。圖中顯示了22 μF電容和100 mΩ電阻的串聯(lián)電路，顯著降低了響應(yīng)（藍(lán)色曲線）。最終結(jié)果是圍繞該頻率偏移的相位噪聲改善：圖21中的黃色曲線。

圖 18.LC 濾波器和去Q網(wǎng)絡(luò)。

圖 19.LC 濾波器響應(yīng)。

圖 20.相位噪聲響應(yīng)。

要分析的最終噪聲源是器件本身的相位噪聲。AD9164 DAC系列器件具有極低的相位噪聲，難以量化。通過去除所有預(yù)期的噪聲源，殘余噪聲來自DAC，如圖22所示。仿真的相位噪聲也被繪制成圖表，并與測量結(jié)果很好地對齊。時鐘相位噪聲在某些區(qū)域仍然占主導(dǎo)地位。

圖 21.AD9162相位噪聲

結(jié)論

面對前面討論的所有噪聲源，設(shè)計(jì)人員可能會不知所措。誘惑是遵循推薦的解決方案;但是，對于任何特定的設(shè)計(jì)要求，這種方法總是次優(yōu)的。與RF信號鏈和精密誤差預(yù)算類似，可以在設(shè)計(jì)過程中使用相位噪聲預(yù)算。利用時鐘源相位噪聲、每個電源軌的PSMR結(jié)果、LDO噪聲特性和DAC設(shè)置，可以計(jì)算和優(yōu)化每個源的噪聲貢獻(xiàn)。示例預(yù)算如圖 22 所示。正確考慮所有來源后，可以分析和管理相位噪聲，并在第一時間設(shè)計(jì)正確的信號鏈。

圖 22.相位噪聲預(yù)算示例。

審核編輯：郭婷