MP5652（A10）核心板用戶手冊及使用說明

一、 開發(fā)板簡介

1.1 產(chǎn)品簡介

MP5652（A10）核心板采用Intel公司Arria-10 GX系列的10AX027H4F34I3SG作為主控制器，核心板采用4個0.5mm間距120Pin 鍍金連接器與母板連接，核心板四個腳放置了4個3.5mm固定孔，此孔可以與底板通過螺絲緊固，確保了在強烈震動的環(huán)境下穩(wěn)定運行。

這款MP5652核心板能夠方便用戶對核心板的二次開發(fā)利用。核心板使用Intel的Arria-10 GX芯片的解決方案，在FPGA 芯片的HP 端口上掛載了4片DDR4存儲芯片，每片DDR4 容量高達4Gb（256Mb x 16） 字節(jié)，每片16bit組成64bit 位的數(shù)據(jù)位寬。1片1GB 的QSPI FLASH 芯片用來靜態(tài)存儲FPGA 芯片的配置文件或者其它用戶數(shù)據(jù)。

整個開發(fā)系統(tǒng)的結(jié)構(gòu)示意圖如下圖所示：

通過以上示意圖，我們可以看到，我們這個核心板開發(fā)平臺所能含有的接口和功能。

這款核心板的4個板對板連接器擴展出了244個IO，其中BANK2A、BANK2K、BANK2J、BANK3D的全部IO的電平可以通過更換核心板上的磁珠來修改，滿足用戶對+1.8V、+1.2V電平接口的需求，默認+1.8V；BANK2J的全部IO的電平也可以通過更換核心板上的磁珠來修改，滿足用戶對+3.0V、+2.5V、+1.8、+1.2V電平接口的需求，默認+3.0V；另外核心板也擴展出了16對高速收發(fā)器17.4 Gbps Transceiver接口。對于需要大量IO的用戶，此核心板將是不錯的選擇。而且IO連接部分，同一個BANK管腳到連接器接口之間走線做了等長和差分處理，對于二次開發(fā)來說，非常適合。

1.2 產(chǎn)品規(guī)格

1.3產(chǎn)品外觀

MP5652核心板正面照片

1.4產(chǎn)品結(jié)構(gòu)尺寸圖

核心板結(jié)構(gòu)尺寸圖：65(mm)x85(mm)， PCB：14 層。

MP5650核心板尺寸圖

二、 MP5652核心板使用手冊詳細介紹

2.1 FPGA芯片

核心板使用的是Intel公司的Arria-10 GX芯片，芯片型號可選10AX027H4F34I3SG。速度等級為3，溫度等級為工業(yè)級。此型號為FFG1152封裝，1152個引腳，引腳間距為1.0mm。IntelArria-10 GXFPGA的芯片命名規(guī)則如下圖2-1所示：

圖2-1 Arria-10 GX系列芯片命名規(guī)則

Arria-10 GX10AX027H4F34I3SG的主要參數(shù)表

2.2 DDR4 SDRAM

MP5652開發(fā)板上配有四片Micron Technology 的4 Gb的DDR4芯片,型號為EDY4016AABG-DR-F-D。每片DDR4 SDRAM數(shù)據(jù)位寬為16 bit，共組成64 bit的數(shù)據(jù)總線寬度。因為4片DDR4芯片連接到FPGA的BANK3B、BANK3C、BANK3D的接口上，DDR43 SDRAM的最高運行速度可達1200 MHz(數(shù)據(jù)速率2400 Mbps)。DDR4的具體配置如下表2-2-1所示。

表2-2-1 DDR4配置

核心板的DDR4的接口的設(shè)計示意圖如下圖所示：

核心板采用高速布線，DDR4 的硬件設(shè)計需要嚴(yán)格考慮信號完整性，開發(fā)板的電路及PCB 設(shè)計已經(jīng)充分考慮了匹配電阻/終端電阻，走線阻抗控制，走線等長控制，以確保DDR4 穩(wěn)定工作。核心板的4片DDR4實物如下圖所示：

4 片 DDR4 管腳分配配置如下 2-2-2 所示。

2.3 FPGA BANK接口電平選擇

核心板上對外的BANK分別為BANK2A/2J/2K/3D, 這些BANK的IO均支持1.8V/1.2V兩種電平可調(diào)，默認電平為1.8V。BANK2L, 這些BANK的IO均支持3.0V/2.5V/1.8V/1.2V四種電平可調(diào)，默認電平為3.0V。如果需要更換電平，只需要更換對應(yīng)位置磁珠即可實現(xiàn)調(diào)整,核心板BANK電平調(diào)節(jié)磁珠位置，如下表2-2-3所示。

表2-2-3 BANK電平調(diào)節(jié)磁珠位號

2.4 QSPI Flash

開發(fā)板配有一片1Gb大小的Quad-SPI Flash芯片，型號為MT25QU01GBBB8E12-0SIT，它使用1.8V CMOS電壓標(biāo)準(zhǔn)。由于QSPI FLASH的非易失特性，在使用中，它可以存儲FPGA的配置Bin文件以及其它的用戶數(shù)據(jù)文件。

開發(fā)板的QSPI的設(shè)計示意圖如下圖所示：

QSPI Flash 管腳分配配置表如表 2-2-4 所示。

表 2-2-4 QSPI Flash 管腳配置表

2.5 核心板時鐘

MP5652核心板為了準(zhǔn)確適配不同用途的時鐘頻率，板載多個時鐘源。其中包括100MHz的系統(tǒng)時鐘源510KBA100M000BAG CMOS晶振，125MHz的Transceiver差分時鐘源SiT9102晶振, 300 MHz的DDR4的外部差分時鐘源SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常適合作為高速信號處理系統(tǒng)的時鐘源。最后，為了縮短大容量FPGA芯片的下載配置時間，板卡還配有100MHz的初始化時鐘源510KBA100M000BAG CMOS晶振，連接CLKUSR 引腳，用戶可以配置使用該時鐘，配合QSPI×4模式,從而大大提高FPGA的配置效率。

2.5.1 FPGA 系統(tǒng)時鐘源

板上提供了一個單端100 MHz 的FPGA 系統(tǒng)時鐘源，晶振輸出連接到FPGA BANK3D 的全局時鐘，這個全局時鐘可以用來驅(qū)動FPGA 內(nèi)的用戶邏輯電路。該時鐘源的原理圖如下圖所示。

系統(tǒng)時鐘引腳分配：

2.5.2 Transceiver時鐘

核心板上為Transceiver收發(fā)器提供了125MHz的參考時鐘。參考時鐘連接到BANKGXBL1E。該時鐘源的原理圖如下圖所示。

BANKGXBL1E時鐘源FPGA引腳配置

2.5.3 DDR4外部時鐘

板上提供了一個300 MHz的DDR4的外部差分時鐘源，型號為SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常適合作為高速信號處理系統(tǒng)的時鐘源。該時鐘源的原理圖如下圖所示。

DDR4時鐘源FPGA引腳配置

2.5.3 初始化時鐘

核心板上還配有100MHz的初始化時鐘源,型號為510KBA100M000BAG，輸出電平為 CMOS，連接CLKUSR 引腳。該時鐘源的原理圖如下圖所示。

初始化時鐘源FPGA引腳配置

2.6 JTAG調(diào)試口

MP5652核心板板載了一個6PIN的貼片JTAG下載調(diào)試接口，方便用戶單獨調(diào)試FPGA。

核心板的JTAG接口連接示意如下圖所示：

2.7 系統(tǒng)復(fù)位

MP5652核心板支持上電復(fù)位，復(fù)位整個芯片，同時配合按鍵也為系統(tǒng)提供全局復(fù)位信號。

通過按鍵U1實現(xiàn)全局復(fù)位，高電平復(fù)位。該管腳接在了BANK 3B的AJ4管腳上。

2.8 LED燈

核心板上有4個紅色LED燈，其中1個是DDR4參考電源指示燈，當(dāng)DDR4參考電源供電正常后，LED指示燈會亮起。1個是電源指示燈(POWER LED)，上電成功電源指示燈會亮起。另外還有2個信號指示燈，與FPGA IO管腳直接相連，高電平燈亮。LED燈硬件連接的示意圖如下圖所示。

2.9 核心板電源

核心板集成電源管理，+5—+12V電源輸入通過TI 電源芯片LTM4628 分別產(chǎn)生0.9V和0.95V的兩路電源，其中一路為FPGA的核心提供穩(wěn)定的電源，另一路為Transceiver GXB的VCCRT提供穩(wěn)定的電源，LTM4628輸出電流高達8A，滿足FPGA電流需求。+5—+12V電源輸入通過TI 電源芯片LTM4622分別產(chǎn)生+1.2V、+1.8V、+2.5V、+3.0V電壓，單片LTM4622有兩路電源輸出，所以需要2片LTM4622。LTM4622為FPGA其他電源、DRR4、晶振、FLASH等供電。+5V電壓經(jīng)過BL1117轉(zhuǎn)換為3.3V直流，為3.3V晶振提供電壓。另外電源上電順序按官方時序要求進行了控制。

核心板供電架構(gòu)如下圖所示：

電源分配如下表：

2.11 核心板啟動方式

核心板支持兩種啟動模式，分別是JTAG、QSPI Flash。默認為QSPI Flash啟動。

2.12 連接器管腳定義

核心板一共擴展出4個高速擴展口，使用4個120Pin的板間連接器（J1~J4）和底板連接，連接器使用松下的AXK5A2137YG，對應(yīng)底板的連接器型號為AXK6A2337YG。其中J1連接JTAG和BANK2A,BANK2J的IO, J2連接BANK2A，BANK2L、BANK3A、BANK3B、BANK3C、BANK3D的IO，J3連接BANK2K和BANK2L的IO和+5V電源，J4連接GXB的收發(fā)器信號。

J1連接器的引腳分配

J2連接器的引腳分配

J3連接器的引腳分配

J4連接器的引腳分配

一、 底板設(shè)計注意事項

3.1電源部分PCB設(shè)計

電源輸入需要鋪銅皮連接，打足夠的過孔保證通電流能力，但電源電壓較高，干擾較大，在保證通流的條件下不要讓這個銅皮更大，以免干擾其他信號。GND管腳需要連接到地平面上，且一個地管腳需要打兩個過孔，保證通流和充分連接。

3.2高速接口布局走線

3.2.1千兆以太網(wǎng)：

與RJ45端連接的信號需要保持等長，RGMII接口的TX部分與RX部分需要單獨保持等長。

3.2.2 HDMI接口

HDMI接口信號需要走差分，且差分之間需保持等長控制。

3.2.3 其他高速接口

依據(jù)接口規(guī)范控制。

3.3 LVDS信號

模組的BANK電平可以在+1.8V、+1.2V電平之間選擇，默認為+1.8V電平。底板的LVDS信號走線需做差分/阻抗控制處理，并且差分之間保持等長。

3.4 GXB信號走線

GXB走線需要考慮的問題比較多，對于有疑問的用戶可以聯(lián)系客服接入技術(shù)支持。

審核編輯：湯梓紅