使用JESD204B同步多個ADC

許多通信、儀器儀表和信號采集系統(tǒng)要求能夠同時對多個模數(shù)轉(zhuǎn)換器（ADC）上的模擬輸入信號進行采樣。然后，需要處理采樣的數(shù)據(jù)，期望在這些輸入之間同步，每個輸入都有自己不同的延遲。對于系統(tǒng)設(shè)計人員來說，歷來是應(yīng)對低壓數(shù)字信號（LVDS）和并行輸出ADC的艱巨挑戰(zhàn)。

JESD204B提供了一個框架，用于沿一個或多個差分信號對（例如ADC的輸出）發(fā)送高速串行數(shù)據(jù)。接口中有一個固有的方案，可在JESD204B規(guī)范內(nèi)實現(xiàn)跨通道的粗略對齊。數(shù)據(jù)被劃分為具有邊界的幀，這些幀連續(xù)發(fā)送到接收器。JESD204B子類1接口通過使用系統(tǒng)參考事件信號（SYSREF）同步發(fā)射器和接收器中的內(nèi)部成幀時鐘，可在多個串行通道鏈路或多個ADC上實現(xiàn)低至采樣級的數(shù)據(jù)對齊。這會為使用JESD204B鏈路的設(shè)備創(chuàng)建確定性延遲。然而，系統(tǒng)設(shè)計人員仍必須克服許多挑戰(zhàn)才能實現(xiàn)采樣同步的完全時序收斂，例如PCB布局考慮因素、匹配時鐘以及滿足時序、SYSREF周期性和數(shù)字FIFO延遲的SYSREF生成。

設(shè)計人員必須決定如何在整個系統(tǒng)中創(chuàng)建和分配器件時鐘和SYSREF信號。理想情況下，器件時鐘和SYSREF應(yīng)具有相同的擺幅電平和失調(diào)，以防止元件輸入引腳出現(xiàn)固有偏斜。需要將 SYSREF 事件的更新速率確定為啟動時的單個事件或需要同步時隨時可能發(fā)生的重復(fù)信號?？紤]到最大時鐘和SYSREF信號偏斜，需要仔細的PCB布局，以滿足跨電路板、連接器、背板和各種組件的設(shè)置和保持時序。最后，數(shù)字FIFO設(shè)計和跨多個時鐘域的信號會在JESD204B發(fā)送器和接收器中產(chǎn)生固有的數(shù)字緩沖器偏斜，在后端數(shù)據(jù)處理中必須考慮和消除這些偏差。

系統(tǒng)時鐘生成可以來自多個來源，例如晶體、VCO 和時鐘生成或時鐘分配芯片。雖然特定的系統(tǒng)性能將決定時鐘需求，但必須使用多個同步ADC來產(chǎn)生與輸入時鐘同步的SYSREF信號。這使得時鐘源選擇成為一個重要的考慮因素，以便能夠在特定時間點以已知的時鐘邊沿鎖存此系統(tǒng)參考事件。如果 SYSREF 信號和時鐘未相位鎖定，則無法實現(xiàn)。

FPGA 可用于向系統(tǒng)提供 SYSREF 事件。但是，除非它還使用并同步發(fā)送到ADC的主采樣時鐘，否則很難將來自FPGA的SYSREF信號與時鐘相位對齊。另一種方法是提供來自時鐘發(fā)生或時鐘分配芯片的 SYSREF 信號，該芯片可以將該信號相位對齊到整個系統(tǒng)中發(fā)送的多個時鐘。使用此方法，SYSREF 事件可以是啟動時的一次性事件，也可以是重復(fù)出現(xiàn)的信號，具體取決于系統(tǒng)要求。

只要ADC和FPGA的系統(tǒng)內(nèi)確定性延遲保持不變，除了幫助構(gòu)建特定系統(tǒng)數(shù)據(jù)外，可能不需要額外的SYSREF脈沖。因此，時鐘對齊的周期性SYSREF脈沖可以被忽略或濾波，直到同步丟失。也可以保留SYSREF發(fā)生的標記樣本，而無需重置JESD204B鏈路。

為了啟動ADC通道的已知確定性起點，系統(tǒng)工程師必須能夠關(guān)閉分布在整個系統(tǒng)中的SYSREF事件信號的時序。這意味著必須滿足相對于時鐘的預(yù)期建立和保持時間，而不會違反。使用跨越多個時鐘周期的相對較長的SYSREF脈沖可以滿足保持時間要求，只要也可以滿足到第一個所需時鐘的建立時間。仔細注意PCB布局對于保持系統(tǒng)內(nèi)時鐘和SYSREF的匹配走線長度以實現(xiàn)最小偏差至關(guān)重要。這可能是實現(xiàn)跨通道同步采樣處理最困難的部分。隨著ADC編碼時鐘速率的增加和多板系統(tǒng)變得更加復(fù)雜，這項工作只會變得越來越具有挑戰(zhàn)性。

系統(tǒng)工程師必須確定每個器件對電路板和連接器組件的時鐘板偏斜的 SYSREF。任何剩余的器件間數(shù)字和時鐘偏斜延遲都需要在FPGA或ASIC中有效消除。后端處理可以改變ADC之間的采樣順序，并引入任何需要的重新調(diào)整，以準備數(shù)據(jù)以進行進一步的同步處理。器件間采樣偏斜的校正可以通過延遲最快的數(shù)據(jù)樣本和發(fā)射器延遲來實現(xiàn)，以與后端FPGA或ASIC中最慢的數(shù)據(jù)樣本保持一致。對于復(fù)雜系統(tǒng)，這可能涉及多個FPGA或ASIC，每個FPGA或ASIC都需要傳達其總器件間采樣延遲以進行最終對準。通過在JESD204B接收器中引入適當?shù)膹椥跃彌_延遲以適應(yīng)每個特定的發(fā)送器延遲延遲，器件間采樣偏斜可以與整個系統(tǒng)中的已知確定性保持一致。

AD9250是ADI公司的250 MSPS 14位雙通道ADC，支持子類1實現(xiàn)中的JESD204B接口。該子類允許使用 SYSREF 事件信號在 ADC 之間進行模擬采樣同步。AD9525是一款低抖動時鐘發(fā)生器，不僅提供7路高達3.1 GHz的時鐘輸出，還能夠根據(jù)用戶配置同步SYSREF輸出信號。這兩款產(chǎn)品與ADI公司的一系列扇出緩沖器產(chǎn)品相結(jié)合，提供了精確同步和對齊發(fā)送到FPGA或ASIC進行處理的多個ADC數(shù)據(jù)的框架。

圖1.顯示AD9250、AD9525和FPGA的圖表。

審核編輯：郭婷