JESD204B子類和確定性延遲簡介

毫無疑問，信息時代的一個標志是收集、處理和分發(fā)越來越大的數(shù)據(jù)塊的需求激增。在通信網(wǎng)絡中，這意味著基礎設施和連接到它的組件有更多的帶寬。在醫(yī)療行業(yè)，這轉化為來自掃描、X 射線和其他儀器的更詳細信息。與此相關的是，對帶寬快速擴展的測試和分析轉化為對電子測試設備更高速度和容量的需求。

這種對數(shù)據(jù)的永不滿足的需求導致JEDEC需要引入JESD204標準，用于數(shù)據(jù)轉換器和邏輯器件之間的高速串行鏈路。該標準的“B”修訂版于2011年發(fā)布，將串行鏈路數(shù)據(jù)速率提高到12.5 Gbps，以滿足當今基于轉換器的應用的更高帶寬要求。在許多此類應用中，數(shù)據(jù)需要以已知且一致的延遲遍歷系統(tǒng)，從電源周期到電源周期。這個概念被稱為確定性延遲（DL），JESD204B標準中也引入了這一要求的規(guī)定。在此修訂版發(fā)布之前，需要確定性延遲的系統(tǒng)設計人員使用外部應用層電路來實現(xiàn)這一要求。在JESD204B標準中，引入了三個子類。子類 0 旨在向后兼容 JESD204A 標準，并且沒有實現(xiàn)確定性延遲的規(guī)定。子類 1 引入了一個稱為 SYSREF 的外部參考信號，它為采樣時序提供系統(tǒng)級基準。子類2定義了如何將SYNC~信號用作采樣時序的系統(tǒng)級基準。在每種情況下，它都是可用于實現(xiàn)確定性延遲的示例時序參考。本文旨在闡明三個JESD204B子類之間的操作區(qū)別，并為讀者提供有關實現(xiàn)其各自確定性延遲功能的工作知識。

需要確定性延遲的系統(tǒng)設計人員在此修訂版發(fā)布之前使用外部應用層電路來實現(xiàn)此要求。

確定性延遲概述

JESD204B標準將確定性延遲定義為基于幀的樣本到達串行發(fā)射器與基于幀的樣本從串行接收器輸出之間的時間差。延遲在幀時鐘域中測量，并且必須以至少與幀時鐘周期一樣小的增量進行編程。延遲必須在上電周期之間以及任何重新同步事件之間重復。該定義如圖 1 所示。

圖1.確定性延遲說明。

JESD204系統(tǒng)中的確定性延遲由固定延遲和可變延遲組成?？勺冄舆t是數(shù)字處理模塊中時鐘域之間從電源周期到電源周期的任意相位關系的結果。在JESD204A和JESD204B子類0系統(tǒng)中，無法考慮可變延遲。因此，鏈路上的延遲存在電源周期變化。

子類 0

子類0主要在JESD204B標準中提供，以確保向后兼容JESD204A器件。如果系統(tǒng)設計人員希望將具有傳統(tǒng)JESD204A接口的自定義ASIC連接到具有更新功能的JESD204B轉換器，則可能需要這樣做。

JESD204B標準的要求

JESD204B標準提供了在子類0模式下運行的要求和建議，這些要求和建議可能與其他子類的要求不同。最值得注意的是，對SYNC~信號的要求與子類1不同。

SYNC~ 要求（也適用于子類 2）：

JESD204B接收器的SYNC~輸出必須與接收器的幀時鐘同步

還要求發(fā)射器的幀時鐘與SYNC~同步;這可以通過允許發(fā)射器的SYNC~輸入復位幀時鐘計數(shù)器來實現(xiàn);必須指定從 SYNC~ 輸入到幀時鐘邊界的延遲

建議使用與器件時鐘（例如LVDS）相同的邏輯

不得交流耦合

必須指定接收器器件引腳上的 SYNC~ 延遲 （tDS_R） 器件時鐘

在幀時鐘比設備時鐘快的系統(tǒng)中，SYNC~使用幀時鐘啟動和捕獲;無論如何，仍然指定tDS_R

必須指定SYNC~到發(fā)射器設備時鐘的建立和保持時間

子類 0 操作的含義

單個JESD204鏈路內(nèi)的通道對齊通過在每個JESD204通道上使用彈性緩沖區(qū)在JESD204接收器中自動處理。在初始通道對齊序列 （ILAS） 期間，將監(jiān)控所有通道，當最后一個到達通道的多幀對齊控制字符到達時，將同時釋放所有緩沖區(qū)。如圖 2 所示。

圖2.單個鏈接內(nèi)的車道對齊。

盡管建議接收器和發(fā)射器的幀時鐘都與 SYNC~ 信號同步（請參閱上面的 SYNC~ 要求），但沒有機制可以在整個系統(tǒng)中同步本地多幀時鐘 （LMFC）。因此，使用確定性延遲方法無法跨多個轉換器設備進行鏈路對齊。相反，配置為單個JESD204B鏈路一部分的單個器件內(nèi)的多個轉換器無需外部電路即可對齊。LMFC 未對準將對鏈路的總延遲貢獻最多一個可變延遲的 LMFC。

用于多芯片同步的子類 0 解決方案

實現(xiàn)確定性延遲的一個優(yōu)點是，它提供了一種可以進行多芯片同步的方法。但是，沒有必要實現(xiàn)確定性延遲來實現(xiàn)多芯片同步。JESD204標準規(guī)定將控制位添加到采樣數(shù)據(jù)中，以便將有關樣本的信息從發(fā)射器傳送到接收器。在ADC應用中，可以使用控制位作為時間戳來標記與外部基準電壓源重合出現(xiàn)的采樣。如果在子類 0 操作模式下使用子類 1 設備，則可以使用 SYSREF 輸入完成此操作。也可以在連接到單個邏輯器件的多ADC應用中使用SYNC~信號。多芯片同步的基本要求是ADC具有外部基準電壓源，并支持JESD204發(fā)送器中的控制位。

ADI公司的AD9625和AD9680是支持多芯片對準時間戳功能的器件。圖 3 顯示了如何使用 SYSREF 輸入對與此外部基準重合的樣本進行時間戳的示例。如圖所示，當器件時鐘對SYSREF進行采樣時，在該樣本中設置指定的控制位。JESD204B系統(tǒng)中的每個器件都可以做到這一點。

圖3.在多個ADC上添加時間戳控制位。

一旦每個ADC器件的樣本都帶有時間戳，下游邏輯器件就可以對齊樣本，如圖4所示。

圖4.對齊帶時間戳的樣本。

子類 1

如前所述，在子類 0 模式下運行時，鏈路內(nèi)的通道對齊和多芯片對齊是可以實現(xiàn)的。然而，許多應用不僅依賴于同步來自多個器件的樣本，而且還需要已知的確定性延遲，以便在轉換器和邏輯器件之間遍歷數(shù)據(jù)。例如，一些ADC應用使用反饋環(huán)路來校準前端模擬增益。通常，這是使用輸入信號進入接收器來完成的。然后使用數(shù)字化數(shù)據(jù)來確定所需的任何調(diào)整。了解從模擬輸入到做出調(diào)整決策的邏輯器件的延遲至關重要。無論同步事件如何，此數(shù)據(jù)的到達時間在每個電源周期后都需要相同。在這些應用程序中，必須實現(xiàn)確定性延遲。

在子類0系統(tǒng)中，樣本數(shù)據(jù)在最新通道到達后從JESD204B接收器釋放。但是，釋放時間可能因電源周期而異。在子類 1 系統(tǒng)中，定義接收緩沖區(qū)，其釋放時間以外部 SYSREF 信號為參考。因此，它不受JESD204B系統(tǒng)中遇到的電源周期變化的影響。圖 5 說明了此概念。

圖5.在子類 1 系統(tǒng)中使用 SYSREF 的數(shù)據(jù)釋放時序。

緩沖區(qū)釋放時間通過其與 LMFC 的關系以 SYSREF 信號為參考。SYSREF用于對系統(tǒng)中所有JESD204B器件上的LMFC進行相位對齊。緩沖區(qū)釋放時間參考此與 SYSREF 對齊的 LMFC。

實施子類1的系統(tǒng)要求和準則

JESD204B系統(tǒng)中確定性延遲的準確性和可靠性取決于器件時鐘與SYSREF之間的關系。器件時鐘是系統(tǒng)參考時鐘，采樣時鐘（典型值）、JESD204B時鐘和串行器時鐘均來自該時鐘。它用于捕獲SYSREF并對幀和多幀時鐘的前緣進行相位對齊，如圖6所示。JESD204B標準提供了SYSREF和器件時鐘的要求和建議。該標準還提供了有關PCB布局和系統(tǒng)時序的指南。但是，如何在JESD204B系統(tǒng)中實現(xiàn)這些要求取決于應用的系統(tǒng)級要求，例如確定性延遲不確定性（DLU）。確定DLU和應用特定實現(xiàn)的其他細節(jié)將在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)注意事項”中詳細介紹。

圖6.使用 SYSREF 對幀時鐘進行相位對齊。

子類 1 操作的其他關鍵要求和建議：

必須為JESD204B系統(tǒng)中的所有器件指定從SYSREF前沿到幀和多幀邊界的延遲。在ADI轉換器產(chǎn)品中，這被稱為SYSREF至LMFC延遲。

接收緩沖區(qū)用于緩沖數(shù)據(jù)，并使用 SYSREF 對齊的 LMFC 作為發(fā)布數(shù)據(jù)的確定性參考。JESD204B標準定義了所謂的接收緩沖延遲（RBD）。RBD 是確定緩沖區(qū)深度的因素，指定在 1 到 k 幀周期 （TF） 之間。RBD用于補償系統(tǒng)中的可變延遲。隨著多幀中幀數(shù)的增加，可以容忍更多的可變延遲。ADI DAC器件支持16或32的k值。對于大多數(shù)應用程序，建議設置為 32。

由于確定性延遲的確切實現(xiàn)可能因制造商而異，甚至同一制造商的不同設備也有所不同，因此當系統(tǒng)中需要多芯片同步時，使用相同的轉換器型號非常重要。

將設備間通道偏差降至最低也很重要。對于ADI DAC應用，器件間偏斜加上最大可變延遲的組合應小于（LMFC）的周期。

器件時鐘和SYSREF應由同一器件生成，以確保兩個信號的相位對齊。還應盡量減少 SYSREF 和設備時鐘的器件間偏斜。

在討論子類0操作和多芯片同步時提出了SYNC~組合的概念。對于子類 1 系統(tǒng)，這不是必需的。

系統(tǒng)參照和設備時鐘

SYSREF信號可以是單個脈沖、周期性方波或間隙周期方波。SYREF 的周期必須是 LMFC 的整數(shù)倍。ADI器件支持所有三種類型的SYSREF信號。

SYSREF信號的時序必須相對于器件時鐘進行精確控制，以便器件時鐘采樣邊沿是固定的，并且用戶知道。如前所述，SYSREF信號必須與器件時鐘同步。因此，建議由在整個系統(tǒng)中提供設備時鐘的同一設備創(chuàng)建 SYSREF 生成。AD9525是一款適合此任務的ADI器件。

JESD204B標準中的時鐘分布偏斜和其他偏斜要求更像是指南，而不是規(guī)則。引入它們是為了說明為反序列化器推薦的糾偏功能量提供理由。您可以在JESD204B標準的第4.12節(jié)中找到這些描述。確定SYSREF和時鐘偏差的實用指南在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)注意事項”中提供。

子類 2

子類 2 系統(tǒng)不使用外部信號來提供時序參考，而是使用 SYNC~ 信號來提供確定性延遲和多芯片同步。這種實現(xiàn)方案的主要優(yōu)點是減少了JESD204B系統(tǒng)中的引腳數(shù)和凈數(shù)?；叵胍幌拢宇?1 中的 SYSREF 背后的思想是，它用于同步系統(tǒng)中所有設備之間的內(nèi)部幀和多幀時鐘。由于 SYNC~ 是基于接收器的 LMFC 生成的，因此它攜帶 LMFC 定時信息，可用于在接收器和發(fā)射器之間實現(xiàn)與使用外部基準相同的同步。SYNC~需要比子類1 SYNC~更高的功能和精度。這些要求和系統(tǒng)同步時序要求導致可實現(xiàn)的器件時鐘頻率較低。這將在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)注意事項”中詳細介紹。

使用 SYNC~ 作為時序參考時滿足時序要求的挑戰(zhàn)與使用 SYSREF 時的挑戰(zhàn)相似。系統(tǒng)時序精度僅限于PCB上SYNC~和器件時鐘的分布偏差，以及它們的傳播延遲。精度的分辨率將取決于器件時鐘周期。與子類 1 一樣，系統(tǒng) DLU 要求將確定分布偏斜限制。

在子類 1 系統(tǒng)中，器件時鐘/SYSREF 源是主基準，其同步請求來自邏輯器件。在子類 2 系統(tǒng)中，邏輯器件是主時序控制器，負責對鏈路兩側的 LMFC 相位進行校正。如何實現(xiàn)這一點取決于系統(tǒng)是基于DAC的系統(tǒng)還是基于ADC的系統(tǒng)。

ADC 子類 2 實現(xiàn)概述

在子類2 ADC應用中，SYNC~解置由檢測時鐘（通常是器件時鐘）捕獲，用于復位其LMFC的相位。檢測到并捕獲SYNC~后，除了重置其本地LMFC外，JESD204B發(fā)射器將開始傳輸K28.5字符，并將繼續(xù)這樣做，直到系統(tǒng)時鐘穩(wěn)定為止。時鐘穩(wěn)定后，同步過程的ILAS部分將在LMFC邊界上開始。在ADC系統(tǒng)中，ADC的LMFC的對齊不是一個迭代過程，而是通過單個SYNC~斷言完成的，如圖7所示。周期性 SYNC~ 也可用于監(jiān)控發(fā)射器 LMFC 的相位對齊。有關更多詳細信息，請參閱JESD204B標準的第6.4節(jié)。

圖7.使用 SYNC~ 對幀時鐘進行相位對齊。

DAC 子類 2 實現(xiàn)概述

在子類 2 操作中，邏輯器件的 LMFC 是主 LMFC 基準，轉換器 LMFC 必須與其相位對齊。在子類2 DAC應用中，邏輯器件還使用檢測時鐘（通常為器件時鐘）從一個或多個DAC器件捕獲SYNC~。邏輯器件將檢測其自身的 LMFC 和 DAC LMFC 之間的相位差，并在同步的 ILAS 部分向 DAC 發(fā)出調(diào)整命令。ILAS的長度為四個多幀，鏈路參數(shù)（包括LMFC相位調(diào)整信息）在第二個LMFC周期內(nèi)傳輸?shù)浇邮掌?。邏輯器件向JESD204B系統(tǒng)中的DAC發(fā)出的LMFC相位調(diào)整命令如下：

PHADJ（相位調(diào)整）：此命令指示是否需要相位調(diào)整。

ADJCNT（調(diào)整計數(shù)）：此命令指示所需的調(diào)整步驟數(shù)。

ADJDIR（調(diào)整方向）：此命令指示 LMFC 階段是應提前還是延遲。

根據(jù)調(diào)整時鐘分辨率及其與LMFC周期的關系，DAC的LMFC的調(diào)整可能需要多個ILAS周期。在DAC上執(zhí)行任何相位調(diào)整后，它會通過置位SYNC~低電平來發(fā)出錯誤報告。邏輯設備上的發(fā)送器將使用此重新確認再次檢測 LMFC 相位差。如果不需要進一步調(diào)整，則PHADJ位在ILAS期間復位，接收器不會發(fā)出錯誤報告。此時，LMFC已對齊，用戶數(shù)據(jù)傳輸可以開始。如果需要再次調(diào)整，邏輯器件發(fā)送器將啟動該過程的另一次迭代。有關更多詳細信息，請參閱JESD204B標準的第6.4節(jié)。

一旦JESD204B系統(tǒng)中所有器件上的LMFC相位對齊，就可以通過與子類1相同的方法實現(xiàn)確定性延遲。也就是說，接收緩沖器的釋放時間以相位對齊的LMFC為參考，而不是圖5所示的最后一個到達通道數(shù)據(jù)的不確定到達時間。唯一的區(qū)別在于LMFC相位對準的實現(xiàn)方式。

實施子類2的系統(tǒng)要求和準則

JESD204B系統(tǒng)中確定性延遲的準確性和可靠性取決于器件時鐘與JESD204B系統(tǒng)中每個SYNC~信號之間的關系。與子類1一樣，器件時鐘是系統(tǒng)參考時鐘，采樣時鐘、JESD204B時鐘和串行器時鐘均從中導出。它用于捕獲 SYNC~，向邏輯器件提供有關整個系統(tǒng)中 LMFC 相位關系的信息。JESD204B標準提供了子類2操作的要求和建議，總結如下。

對于模數(shù)轉換器：

ADC必須相對于邏輯器件檢測到的SYNC~調(diào)整其內(nèi)部幀時鐘和LMFC（可能還有采樣時鐘）。

LMFC調(diào)整的分辨率應由設備制造商定義，這將限制系統(tǒng)同步精度。

SYNC~檢測分辨率應由器件制造商定義，這將限制系統(tǒng)同步精度。

必須指定從 SYNC~ 解置到 ADC LMFC 邊界的延遲，如圖 7 所示。

對于數(shù)字轉換器：

DAC 必須能夠按照邏輯器件的指示調(diào)整其內(nèi)部幀時鐘和 LMFC（如 DAC 子類 2 實現(xiàn)概述部分所述）。

必須指定DAC LMFC調(diào)整分辨率（以DAC器件時鐘周期為單位）。

每當進行相位調(diào)整時，DAC都必須發(fā)出錯誤報告。

對于DAC應用中的邏輯器件：

它們必須能夠以檢測時鐘（通常是設備時鐘）的增量檢測 SYNC 相對于其自身 LMFC 的相位。

他們必須能夠根據(jù)DAC調(diào)整分辨率計算ADJCNT。

他們必須能夠在ILAS期間向DAC發(fā)送糾正信息（如表1所述）

結語

為了滿足當今和未來應用中對更快數(shù)據(jù)處理能力的需求，JESD204B將多千兆位接口定義為數(shù)據(jù)轉換器和邏輯器件之間的必要通信通道。確定應用程序需要哪個子類是系統(tǒng)設計中的重要步驟。對于那些不需要確定性延遲的系統(tǒng)，三個子類中的任何一個都足夠了，但子類 0 的實現(xiàn)問題最少。如果需要確定性延遲，則子類 1 或子類 2 設計應考慮其他系統(tǒng)級考慮因素。在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)考慮因素”中，我們將仔細研究其中的一些問題，以幫助系統(tǒng)設計人員就JESD204B的哪個子類適合其設計做出明智的決定。

審核編輯：郭婷