在集成寬帶DAC和ADC中使用多芯片同步功能的上電相位確定性

作者：Michael Hennerich and Peter Delos

在單個(gè)單芯片中集成多個(gè)數(shù)字信號(hào)處理 （DSP） 模塊、寬帶數(shù)模轉(zhuǎn)換器 （DAC） 和寬帶模數(shù)轉(zhuǎn)換器 （ADC），現(xiàn)在可以減輕耗電 FPGA 資源的負(fù)載，從而實(shí)現(xiàn)更小的占位面積、更低功耗、更多的通道數(shù)平臺(tái)，這些平臺(tái)能夠以比以前更高的速率采樣。隨著這一新功能的出現(xiàn)，這些集成電路（IC）中出現(xiàn)了新穎的多芯片同步（MCS）算法，允許用戶在為系統(tǒng)供電或以其他方式對(duì)系統(tǒng)進(jìn)行軟件修改時(shí)實(shí)現(xiàn)所有通道的已知（確定性）相位。因此，該確定性階段簡(jiǎn)化了更廣泛的系統(tǒng)級(jí)校準(zhǔn)算法，以實(shí)現(xiàn)輸出端的所有通道同步或連接到這些IC的前端網(wǎng)絡(luò)的輸入端。本文介紹的實(shí)驗(yàn)結(jié)果演示了使用由多個(gè)數(shù)字化儀IC、時(shí)鐘源和數(shù)字接口組成的16通道接收器/發(fā)送器平臺(tái)時(shí)的MCS功能。

高級(jí)系統(tǒng)框圖

用于此測(cè)試的系統(tǒng)框圖如圖1所示，由四個(gè)集成式DAC/ADC/DSP IC組成，每個(gè)IC由4個(gè)12 GSPS DAC、4個(gè)4 GSPS ADC和12個(gè)數(shù)字上變頻器（DUC）和12個(gè)數(shù)字下變頻器（DDC）模塊組成。DUC/DDC 允許在數(shù)字域內(nèi)進(jìn)行頻率轉(zhuǎn)換和/或插值/抽取。使用注入電路板的單個(gè)500 MHz參考時(shí)鐘，然后利用基準(zhǔn)鎖定時(shí)鐘緩沖器生成MCS所需的系統(tǒng)參考信號(hào)以及基帶處理器（BBP）數(shù)字接口所需的時(shí)鐘。該系統(tǒng)還包含四個(gè)獨(dú)立的鎖相環(huán)（PLL）頻率合成器，可生成從公共基準(zhǔn)為每個(gè)數(shù)字化IC提供時(shí)鐘所需的12 GHz源。RF前端連接到每個(gè)數(shù)字化儀輸出/輸入，從而在邊緣啟動(dòng)的RF連接器之間產(chǎn)生濾波和放大的信號(hào)。實(shí)施完整的配電解決方案。系統(tǒng)所需的所有電壓均由單個(gè)12 V電源產(chǎn)生。所有發(fā)射信號(hào)在電路板底部傳播，而所有接收信號(hào)在電路板頂部傳播，以實(shí)現(xiàn)最佳的通道間隔離。

圖1.用于演示MCS和多通道校準(zhǔn)算法的系統(tǒng)的高級(jí)框圖。

子陣列時(shí)鐘樹(shù)結(jié)構(gòu)

如前所述，子陣列時(shí)鐘樹(shù)由單個(gè)500 MHz基準(zhǔn)電壓源組成，該基準(zhǔn)源被拆分并發(fā)送到四個(gè)獨(dú)立PLL頻率合成器IC的基準(zhǔn)輸入端，如圖1所示。該500 MHz信號(hào)還經(jīng)過(guò)10 dB耦合、放大并發(fā)送到另一個(gè)時(shí)鐘緩沖器IC，該IC負(fù)責(zé)生成數(shù)字接口所需的系統(tǒng)基準(zhǔn)電壓源（SYSREF）和BBP時(shí)鐘。這個(gè)時(shí)鐘樹(shù)的目標(biāo)有三個(gè)，因?yàn)樗?/p>

允許單個(gè)通道 SYSREF 延遲，以校正 IC 之間的任何走線長(zhǎng)度不匹配。

允許單獨(dú)的PLL/頻率合成器相位調(diào)整，從而確保各個(gè)數(shù)字化儀IC時(shí)鐘源之間的同步，以補(bǔ)償系統(tǒng)內(nèi)的任何感應(yīng)熱梯度。

使用戶能夠達(dá)到數(shù)字化IC的必要設(shè)置和保持要求。

選擇時(shí)鐘樹(shù)IC是為了證明借助這些芯片中存在的數(shù)字和模擬延遲模塊，可以在軟件和/或硬件中糾正各種電路板布局異常。最終的結(jié)果是一個(gè)時(shí)鐘樹(shù)，可以在每個(gè)IC的相同采樣時(shí)鐘周期內(nèi)為所有需要的IC提供SYSREF脈沖。

帶基帶處理器的數(shù)字接口

四個(gè)數(shù)字化IC分別與BBP建立JESD204B或JESD204C數(shù)字鏈路接口。1,2該接口負(fù)責(zé)通過(guò)物理走線（SERDES）在BBP之間傳輸ADC和DAC代碼。此接口中使用的差分 SERDES 走線數(shù)稱為此鏈路的通道數(shù) （L）。通過(guò)鏈路發(fā)送的轉(zhuǎn)換器位分辨率被視為 N'。通道化數(shù)據(jù)路徑的數(shù)量，也稱為虛擬轉(zhuǎn)換器，標(biāo)記為 M。本文所示結(jié)果使用JESD204C鏈路，DAC側(cè)鏈路為M = 16，N' = 16，L = 4，ADC側(cè)鏈路為M = 8，N' = 16，L = 2。

數(shù)字化儀IC和BBP之間發(fā)送和接收數(shù)據(jù)的速率稱為通道速率。硅片上的DSP模塊（即DDC/DUC）允許用戶以與通過(guò)物理通道發(fā)送的數(shù)據(jù)速率不同的速率對(duì)數(shù)字化儀進(jìn)行采樣。因此，通道速率取決于每個(gè)數(shù)據(jù)路徑的數(shù)字抽取/插值數(shù)據(jù)速率。對(duì)于這項(xiàng)工作，使用了250 MSPS I/Q數(shù)據(jù)速率。對(duì)于JESD204C接口，通道速率定義為：

而對(duì)于JESD204B接口，通道速率定義為：

本文所示結(jié)果對(duì)ADC和DAC側(cè)JESD204C鏈路均使用16.5 Gbps的通道速率。

每個(gè)JESD204B/JESD204C鏈路都可以在不同的子類中建立。這些子類根據(jù)是否需要多芯片同步或確定性延遲進(jìn)行分離。在這項(xiàng)工作中，所示數(shù)據(jù)使用JESD204C子類1模式，因此利用SYSREF信號(hào)來(lái)對(duì)齊通過(guò)系統(tǒng)內(nèi)存在的多個(gè)鏈路傳輸?shù)臄?shù)字?jǐn)?shù)據(jù)部分。具體而言，在JESD204C子類1模式下，SYSREF信號(hào)用于對(duì)齊本地?cái)U(kuò)展多塊計(jì)數(shù)器（LEMC），其傳輸速率為：

其中 F 是每個(gè)通道的每個(gè) JESD 幀的八位字節(jié)數(shù)，K 是每個(gè)單個(gè)多幀的幀數(shù)。對(duì)于這項(xiàng)工作，F(xiàn) = 8和K = 32，因此使用的LEMC速率為7.8125 MSPS。了解此 LEMC 速率非常重要，因?yàn)槿魏纬晒Φ?MCS 例程都需要證明不是 LEMC 速率整數(shù)倍的射頻頻率能夠?qū)崿F(xiàn)確定性上電階段。

多芯片同步方法

在該系統(tǒng)中，寬帶集成ADC/DAC IC提供MCS電路，即使在IC內(nèi)使用DUC/DDC DSP模塊時(shí)，也能在所有發(fā)射和接收RF通道上實(shí)現(xiàn)上電確定性相位。此 MCS 功能使用戶能夠在工廠校準(zhǔn)期間填充查找表 （LUT），以最大限度地減少操作停機(jī)時(shí)間。任何成功的MCS演示都必須能夠在系統(tǒng)內(nèi)所有通道上為每次嘗試的RF頻率、熱梯度和系統(tǒng)電源周期提供確定性相位。

集成的ADC/DAC IC包含12個(gè)DUC模塊和12個(gè)DDC模塊，如圖1所示。這些模塊中的每一個(gè)都包含一個(gè)插值（DUC）或抽?。―DC）子模塊，分別用于改變DAC數(shù)字輸入信號(hào)或ADC數(shù)字化輸出信號(hào)的數(shù)據(jù)速率。每個(gè)DUC/DDC中還包含一個(gè)復(fù)雜的數(shù)控振蕩器（NCO），它允許在數(shù)字域內(nèi)進(jìn)行頻率轉(zhuǎn)換。這些NCO中的每一個(gè)都能夠進(jìn)行實(shí)時(shí)復(fù)數(shù)相位調(diào)整，因此可以修改DAC/ADC和BBP之間的數(shù)字信號(hào)，以補(bǔ)償各種SERDES走線長(zhǎng)度失配。

這些ADC/DAC IC的MCS特性負(fù)責(zé)在數(shù)字化儀IC數(shù)據(jù)路徑的各個(gè)方面實(shí)現(xiàn)相位確定性。實(shí)現(xiàn) MCS 的工作流程如圖 2 所示。

圖2.MCS 工作流涉及對(duì)齊數(shù)據(jù)路徑不同部分的單獨(dú)功能。

MCS 算法可以分為兩個(gè)獨(dú)立的函數(shù)：

一次性同步：此功能負(fù)責(zé)對(duì)齊通過(guò)子陣列系統(tǒng)內(nèi)所有數(shù)字化儀IC的物理通道發(fā)送的基帶數(shù)據(jù)。

NCO 主從同步：此功能負(fù)責(zé)對(duì)齊子陣列系統(tǒng)內(nèi)所有不同數(shù)字化儀 IC 中的所有 NCO。

一次性同步功能首先要求用戶定義JESD鏈路參數(shù)（如M、N'、L等），然后為任何所需的SYSREF平均配置同步邏輯（如果使用連續(xù)SYSREF脈沖）。此外，所需的 LEMC 延遲可用于強(qiáng)制在 SYSREF 邊沿之后的特定延遲生成 LEMC。完成此操作后，用戶將啟用每個(gè)數(shù)字化儀IC內(nèi)的一次性同步位，然后請(qǐng)求在同一時(shí)鐘周期內(nèi)將SYSREF脈沖發(fā)送到每個(gè)IC，如圖3所示。對(duì)于該系統(tǒng)，時(shí)鐘緩沖器IC中引入了模擬精細(xì)延遲，以允許同步SYSREF到所有數(shù)字化儀IC。通過(guò)查詢每個(gè)IC內(nèi)的寄存器，可以執(zhí)行后續(xù)檢查以驗(yàn)證一次性同步過(guò)程是否成功執(zhí)行，這些寄存器提供有關(guān)SYSREF信號(hào)與每個(gè)IC鏈路的LEMC邊界之間的相位關(guān)系的信息。一旦測(cè)量到穩(wěn)定相位（即，一旦SYSREF-LEMC相位寄存器讀取0），用戶就知道所有數(shù)字化儀IC的LEMC都對(duì)齊了，然后用戶可以繼續(xù)NCO主從同步過(guò)程。對(duì)于此活動(dòng)，為一次性同步描述的子任務(wù)包含在芯片制造商提供的應(yīng)用程序編程接口 （API） 中。

圖3.MCS算法利用SYSREF信號(hào)實(shí)現(xiàn)單次同步，GPIO信號(hào)實(shí)現(xiàn)NCO主從同步，實(shí)現(xiàn)確定性階段。

NCO主從同步功能首先分配子陣列中的一個(gè)數(shù)字化儀IC作為主芯片，如圖3所示。然后，所有其他數(shù)字化儀被視為從屬IC。主IC的設(shè)置使得該器件的GPIO0引腳配置為輸出，并路由到三個(gè)從數(shù)字化儀IC的GPIO0網(wǎng)絡(luò)。從 GPIO0 網(wǎng)絡(luò)配置為輸入。然后，用戶可以選擇觸發(fā) SYSREF 脈沖、LEMC 上升沿或 LEMC 下降沿。對(duì)于本文中顯示的數(shù)據(jù)，LEMC 上升沿用作 NCO 主從同步觸發(fā)源，GPIO 網(wǎng)絡(luò)通過(guò) BBP 路由，而不是在子陣列上本地路由。接下來(lái)，DDC同步位切換為低電平，然后切換為高電平，以啟用ADC側(cè)NCO同步算法。同樣，微處理器對(duì)齊位切換為低電平，然后切換為高電平，以啟用DAC側(cè)NCO同步算法。

當(dāng)請(qǐng)求此觸發(fā)時(shí)，在下一個(gè) LEMC 上升沿，主數(shù)字化儀 IC 通過(guò)其 GPIO0 網(wǎng)絡(luò)置位高主輸出信號(hào)。該信號(hào)傳播到每個(gè)從設(shè)備的GPIO0輸入。在下一個(gè)LEMC邊緣，所有數(shù)字化儀IC都會(huì)經(jīng)歷NCO復(fù)位算法。在此之后，對(duì)于NCO主從同步算法，任何LEMC脈沖都將被忽略。與一次性同步一樣，這些 NCO 主從同步子任務(wù)包含在 API 函數(shù)中，方便用戶使用。

同時(shí)使用單觸發(fā)同步和NCO主從同步功能可將兩個(gè)輸入對(duì)齊到每個(gè)DDC/DUC，使得每個(gè)接收和發(fā)送通道的輸出相位偏移在多次電源循環(huán)后可重復(fù)，如圖4所示。圖4中的數(shù)據(jù)顯示了系統(tǒng)在每次重新啟動(dòng)期間在靜態(tài)熱梯度下運(yùn)行時(shí)，每個(gè)接收和發(fā)送通道器在100個(gè)功率周期（由多個(gè)實(shí)心點(diǎn)表示）內(nèi)的校準(zhǔn)相位偏移。

圖4.執(zhí)行 MCS 算法時(shí)，接收精細(xì) DDC（左）和發(fā)射精細(xì) DC（右）正確對(duì)齊。

從圖中的多個(gè)點(diǎn)可以看出，給定DDC/DUC的每種顏色的點(diǎn)在電源循環(huán)后都緊密聚集在同一位置，從而描繪了該特定通道的確定性階段。對(duì)于本測(cè)試中的數(shù)據(jù)，所有八個(gè)通道器DUC都用于發(fā)射端，而八個(gè)通道器DDC中僅使用了四個(gè)。然而，已經(jīng)證實(shí)，在使用MCS算法時(shí)，所有八個(gè)通道器DDC實(shí)際上都提供了確定性相位。

如果PLL頻率合成器采樣時(shí)鐘和時(shí)鐘IC SYSREF在啟動(dòng)時(shí)保持相同的相位關(guān)系，則在啟動(dòng)時(shí)發(fā)出此算法將為每個(gè)通道建立一個(gè)確定性相位。但是，任何系統(tǒng)都會(huì)經(jīng)歷熱梯度，這可能導(dǎo)致PLL時(shí)鐘漂移，如果不進(jìn)行補(bǔ)償，則可能導(dǎo)致不同的上電階段。為了補(bǔ)償系統(tǒng)內(nèi)的熱梯度漂移，該平臺(tái)利用PLL頻率合成器的相位調(diào)整。

PLL頻率合成器相位調(diào)整

所選的PLL頻率合成器IC經(jīng)過(guò)精心挑選，允許向每個(gè)數(shù)字化儀IC注入相對(duì)采樣時(shí)鐘相位調(diào)整。通過(guò)創(chuàng)建反饋機(jī)制來(lái)補(bǔ)償熱漂移以及采樣時(shí)鐘與每個(gè)IC的SYSREF之間的PLL相位漂移，該機(jī)制可確保每個(gè)數(shù)字化儀IC的第一個(gè)發(fā)射通道與第一個(gè)數(shù)字化儀IC的第一個(gè)發(fā)射通道相位對(duì)齊。為了實(shí)現(xiàn)這種反饋環(huán)路，每個(gè)IC的第一個(gè)發(fā)射通道輸出一個(gè)信號(hào)，該信號(hào)與其他發(fā)射通道不同，如圖5所示。這四個(gè)信號(hào)被組合并發(fā)送到一個(gè)公共接收器，對(duì)于該系統(tǒng)，該系統(tǒng)標(biāo)記為Rx0。

圖5.PLL頻率合成器相位調(diào)整功能允許每個(gè)數(shù)字化儀IC的第一個(gè)發(fā)射通道在子陣列上對(duì)齊。

獲得所有接收通道的同時(shí)接收數(shù)據(jù)，然后允許用戶應(yīng)用互相關(guān)技術(shù)并確定這四個(gè)發(fā)射通道之間的復(fù)相位偏移，Φ發(fā)射偏移.PLL頻率合成器IC包含一個(gè)壓控振蕩器（VCO），其工作頻率?VCO_PLL.

測(cè)量的相位偏移 Φ發(fā)射偏移然后與所需的PLL相位調(diào)整Φ相關(guān)PLL_Adj和射頻頻率 ?載體這樣：

使用此公式，PLL頻率合成器相位可以調(diào)整新的已知量，以在所有電源周期的所有數(shù)字化儀IC之間建立公共傳輸基線，如圖6所示。圖6所示每個(gè)通道的開(kāi)圓對(duì)應(yīng)于第一個(gè)電源周期，而所有其他實(shí)心點(diǎn)對(duì)應(yīng)于后續(xù)電源周期。從該圖中可以看出，所有數(shù)字化儀IC的第一（和第二）通道器校準(zhǔn)的發(fā)射相位偏移是相位對(duì)齊的。在這種情況下，每個(gè)數(shù)字化儀IC的第二個(gè)通道選擇器也對(duì)齊，因?yàn)橄到y(tǒng)中的每個(gè)DAC使用兩個(gè)通道選擇器。

圖6.通過(guò)調(diào)整PLL相位，用戶可以對(duì)齊所有數(shù)字化儀IC的第一個(gè)發(fā)射通道。

在上一節(jié)討論的MCS例程之前添加此PLL頻率合成器相位調(diào)整步驟，從而通過(guò)強(qiáng)制系統(tǒng)達(dá)到相同的采樣時(shí)鐘-SYSREF相位關(guān)系（表現(xiàn)為所有數(shù)字化儀IC的發(fā)射對(duì)齊基線），在系統(tǒng)內(nèi)的所有感應(yīng)熱梯度上創(chuàng)建一個(gè)確定性相位。圖7顯示，可以通過(guò)每個(gè)PLL頻率合成器芯片上的溫度測(cè)量單元（TMU）檢測(cè)感應(yīng)熱梯度。從圖 7 左下角的藍(lán)色軌跡可以看出，通過(guò)向系統(tǒng)施加不同的風(fēng)扇氣流，有意誘導(dǎo)整個(gè)平臺(tái)上的溫度變化很大。然而，使用每個(gè)IC的PLL相位調(diào)整表明，無(wú)論施加到電路板上的氣流如何，當(dāng)強(qiáng)制每個(gè)數(shù)字化儀IC的第一個(gè)發(fā)射通道器相互對(duì)齊時(shí)，每個(gè)接收和發(fā)送通道的校準(zhǔn)NCO相位偏移都是確定的。通過(guò)觀察圖7頂部?jī)蓚€(gè)圖上相同顏色的點(diǎn)的緊密簇，可以揭示這一點(diǎn)，盡管在不同的電源周期中對(duì)電路板施加了不同的熱梯度。

圖7.MCS功能與PLL相位調(diào)整功能結(jié)合使用，可證明所有接收和發(fā)送通道的上電相位確定性，無(wú)論平臺(tái)上感應(yīng)的熱梯度如何。

圖7右下角所示的是輪詢的數(shù)字化儀IC寄存器，顯示了應(yīng)用PLL頻率合成器相位偏移后測(cè)得的SYSREF-LEMC相位關(guān)系。從左下角圖中的橙色跡線可以看出，PLL頻率合成器相位調(diào)整完全補(bǔ)償了由不同感應(yīng)熱梯度引起的任何測(cè)量的非零SYSREF相位。

已經(jīng)測(cè)量了許多頻率，所有這些頻率都顯示出確定性的接收和發(fā)射相位。為本文選擇的特定頻率如圖8所示，當(dāng)使用參考時(shí)鐘或LEMC的非整數(shù)倍時(shí)，MCS在許多感應(yīng)熱梯度上得到證明。

圖8.本文中使用的RF頻率用于演示各種時(shí)鐘源上的MCS功能，包括參考時(shí)鐘和LEMC的非整數(shù)倍。

可擴(kuò)展到多個(gè)子陣列

本文中顯示的數(shù)據(jù)主要集中在子陣列級(jí)別的 MCS 性能上，但還需要確保這些同步功能在更大的陣列級(jí)別和跨多個(gè)子陣列是可以實(shí)現(xiàn)的。為了實(shí)現(xiàn)這種更高級(jí)別的同步，需要一個(gè)陣列級(jí)時(shí)鐘樹(shù)，以確保對(duì)圖 1 所示每個(gè)子陣列的 SYSREF 請(qǐng)求同步到達(dá)每個(gè)子陣列的時(shí)鐘緩沖器 IC。然后，給定此標(biāo)準(zhǔn)，每個(gè)子陣列可以發(fā)出所需的SYSREF和BBP時(shí)鐘，如前所述，以便這些信號(hào)在較大的陣列上以相同的采樣時(shí)鐘周期到達(dá)子陣列數(shù)字化儀IC和BBP。該陣列級(jí)時(shí)鐘樹(shù)要求每個(gè)子陣列的時(shí)鐘分配具有實(shí)現(xiàn)到每個(gè)下游子陣列時(shí)鐘芯片 IC 的同步 SYSREF 請(qǐng)求分配所需的延遲調(diào)整塊。通過(guò)這種方式，連接到多個(gè)亞氓射線的多個(gè)BBP最終是同步的。

系統(tǒng)級(jí)校準(zhǔn)算法

雖然前幾節(jié)中所示的MCS算法確實(shí)為每個(gè)接收和發(fā)射通道提供了上電確定性相位，但由于通道間RF前端走線長(zhǎng)度存在差異，這些相位不一定在RF域內(nèi)的所有通道上相位對(duì)齊。因此，雖然MCS算法確實(shí)簡(jiǎn)化了陣列校準(zhǔn)過(guò)程，但仍需要進(jìn)行系統(tǒng)級(jí)校準(zhǔn)程序，以對(duì)齊系統(tǒng)內(nèi)每個(gè)RF通道的相位。

因此，除了執(zhí)行MCS算法外，還需要開(kāi)發(fā)一種高效的系統(tǒng)級(jí)校準(zhǔn)算法。本文的系統(tǒng)級(jí)校準(zhǔn)方法使用特定的基帶波形，并且完全獨(dú)立，無(wú)需任何外部設(shè)備。本文描述的系統(tǒng)能夠?qū)为?dú)的基帶波形注入平臺(tái)上的每個(gè)通道選擇器。利用此功能，在子陣列中注入由每個(gè)發(fā)射通道器的一個(gè)周期脈沖組成的基帶波形，如圖9左下角所示。因此，每個(gè)發(fā)射通道選擇器僅輸出一個(gè)脈沖。但是，波形在所有發(fā)射通道器上交錯(cuò)排列，因此整個(gè)系統(tǒng)一次只能輸出一個(gè)單周期脈沖。所有發(fā)射通道器的輸出在RF域內(nèi)組合，然后分離并發(fā)送回所有接收通道，如圖9頂部所示。最后，對(duì)所有接收通道執(zhí)行同步接收數(shù)據(jù)捕獲，并將數(shù)據(jù)保存到4096x16矩陣中，其中4096是為所有16個(gè)接收通道收集的樣本大小。

圖9.系統(tǒng)級(jí)校準(zhǔn)算法與MCS結(jié)合使用，可快速實(shí)現(xiàn)系統(tǒng)中所有接收和發(fā)送通道的對(duì)齊。

然后沿第一列（對(duì)應(yīng)于Rx0）垂直分析該數(shù)據(jù)，以定位Tx0通道選擇器脈沖，如圖9右下角的頂部子圖所示。識(shí)別出Tx0脈沖后，所有其他脈沖位置都是已知的，每個(gè)脈沖上升沿的復(fù)數(shù)相位被計(jì)算并保存到一個(gè)1x16矢量中，該矢量對(duì)應(yīng)于整個(gè)系統(tǒng)所有發(fā)射通道中存在的測(cè)量相位偏移。有了這些知識(shí)，并使用Tx0作為基準(zhǔn)參考，然后根據(jù)測(cè)量的偏移修改所有發(fā)射通道的復(fù)數(shù)相位。

類似地，由于相同的組合信號(hào)被發(fā)送到所有接收通道，因此數(shù)據(jù)沿矩陣水平分析（查看所有接收通道）。然后相對(duì)于Rx0測(cè)量所有接收通道的復(fù)數(shù)相位，并將其保存到對(duì)應(yīng)于系統(tǒng)中存在的測(cè)量接收相位偏移的1x16矢量中。然后在整個(gè)子陣列中調(diào)整接收NCO復(fù)數(shù)相位，以相對(duì)于Rx0對(duì)所有通道進(jìn)行相位對(duì)齊，如圖10中所有16個(gè)接收通道的同相（I）和正交相位（Q）ADC代碼所示?？赡軙?huì)注意到，雖然圖10中的相位圖對(duì)齊了所有通道，但它的幅度不一定對(duì)齊了所有通道。然而，使用這些數(shù)字化儀IC上現(xiàn)有的片上有限脈沖響應(yīng)（FIR）濾波器，也可以實(shí)現(xiàn)跨通道的幅度和相位對(duì)齊，而無(wú)需分配耗電的FPGA資源來(lái)實(shí)現(xiàn)相同的結(jié)果。

圖 10.16通道接收I&Q相位對(duì)齊借助MCS和獨(dú)立的系統(tǒng)級(jí)校準(zhǔn)算法實(shí)現(xiàn)。

這種系統(tǒng)級(jí)校準(zhǔn)算法目前在 MATLAB 中實(shí)現(xiàn)，大約需要三秒鐘才能完成。但是，如果使用硬件描述語(yǔ)言（HDL）實(shí)現(xiàn)，則可以在保持完全獨(dú)立的算法的同時(shí)進(jìn)一步縮短校準(zhǔn)時(shí)間。此外，通過(guò)依賴 MCS算法，如果在啟動(dòng)時(shí)系統(tǒng)頻率和幅度已知，用戶可以從查找表中加載相位偏移值，而無(wú)需 進(jìn)行此系統(tǒng)級(jí)校準(zhǔn)方法中描述的測(cè)量。在這種情況下，可以使用系統(tǒng)級(jí)校準(zhǔn)方法來(lái)填充相位 在工廠校準(zhǔn)期間保存到查找表中的偏移量。?

結(jié)論

使用ADI公司的四個(gè)AD9081 MxFE演示了成功的MCS工藝?IC作為子陣列的主干。借助四個(gè)ADF4371 PLL頻率合成器中的相位調(diào)整模塊，可以補(bǔ)償整個(gè)平臺(tái)的溫度梯度。HMC7043時(shí)鐘IC用于分配JESD204C接口所需的SYSREF和BBP時(shí)鐘。AD9081中的MCS算法允許簡(jiǎn)化系統(tǒng)級(jí)校準(zhǔn)，并為系統(tǒng)中存在的多個(gè)頻率和熱梯度提供上電確定性相位。本文還提出了一種高效的系統(tǒng)級(jí)校準(zhǔn)算法，用于在工廠校準(zhǔn)期間填充LUT，從而顯著縮短系統(tǒng)啟動(dòng)時(shí)間。稱為 Quad-MxFE。該系統(tǒng)可從ADI公司購(gòu)買。這項(xiàng)工作適用于任何相控陣?yán)走_(dá)、電子戰(zhàn)、儀器儀表或5G平臺(tái)中存在的任何多通道系統(tǒng)。

審核編輯：郭婷