DAC/ADC IC上的集成硬化DSP改進(jìn)了寬帶多通道系統(tǒng)

作者：Travis Collins and Charles Frick

介紹

在過(guò)去的幾十年中，無(wú)線系統(tǒng)的通道數(shù)和帶寬 穩(wěn)步增長(zhǎng)。這些現(xiàn)代電信、雷達(dá)和儀器儀表系統(tǒng)的驅(qū)動(dòng)因素是其數(shù)據(jù)速率和整體系統(tǒng) 性能要求。但是，這些要求也有所增加 功率包絡(luò)和系統(tǒng)復(fù)雜性，使得功率密度和組件級(jí)特性變得更加重要。

為了幫助解決其中的一些限制，半導(dǎo)體行業(yè)在相同的硅尺寸上集成了更多通道，從而降低了每個(gè)硅基底面的功耗。 渠道要求。此外，半導(dǎo)體公司正在整合 數(shù)字前端具有更復(fù)雜的功能，可簡(jiǎn)化片外硬件 歷史上在專(zhuān)用集成電路 （ASIC） 中實(shí)現(xiàn)的設(shè)計(jì) 或現(xiàn)場(chǎng)可編程門(mén)陣列 （FPGA） 結(jié)構(gòu)。這些功能的范圍可以從 濾波器、下變頻器或數(shù)控振蕩器 （NCO） 等通用組件，適用于更復(fù)雜的應(yīng)用特定操作。

信號(hào)調(diào)理和校準(zhǔn)問(wèn)題只會(huì)變得更加復(fù)雜 在開(kāi)發(fā)高通道數(shù)系統(tǒng)時(shí)。此體系結(jié)構(gòu)可能需要 每個(gè)通道具有獨(dú)特的濾波器或其他數(shù)字信號(hào)處理（DSP）模塊，從而 使向強(qiáng)化 DSP 的轉(zhuǎn)變對(duì)于節(jié)能更加重要。

本文介紹了利用 16 通道發(fā)射和 16 通道接收子陣列，其中所有發(fā)射和接收通道均為 使用數(shù)字化儀集成電路 （IC） 內(nèi)的硬化 DSP 模塊進(jìn)行校準(zhǔn)。 由此產(chǎn)生的多通道系統(tǒng)在尺寸上提供了性能改進(jìn)， 與其他架構(gòu)相比，重量和功率。在比較 對(duì)于系統(tǒng)的FPGA資源利用率，很明顯，硬化 DSP模塊解決了多通道平臺(tái)設(shè)計(jì)人員面臨的重大挑戰(zhàn)。

數(shù)字信號(hào)處理模塊

真實(shí)世界的信號(hào)，無(wú)論是用于合成還是接收，都需要一定量的信號(hào) 分析或處理，以共同實(shí)現(xiàn)任何所需的性能 應(yīng)用。補(bǔ)償信號(hào)鏈幅度下降的常用方法 或平坦度是利用補(bǔ)償濾波器。圖1是增益示例 以及設(shè)計(jì)和用于校正給定頻帶上的缺陷的平坦度補(bǔ)償濾波器，從而產(chǎn)生更理想的響應(yīng) 用于下游應(yīng)用。

圖1.ADC在整個(gè)頻率范圍內(nèi)的幅度平坦度響應(yīng)可以通過(guò)數(shù)字濾波得到改善。

對(duì)于多通道系統(tǒng)，此處理必須允許對(duì) 基于每個(gè)通道，以隔離每個(gè)通道相對(duì)于另一個(gè)通道的性能。 因此，該系統(tǒng)中使用單獨(dú)的DSP模塊來(lái)實(shí)現(xiàn)通道 相位和幅度對(duì)齊，同時(shí)在 感興趣的傳遞帶。由于每個(gè)通道和系統(tǒng)都是唯一的，因此 DSP 必須 專(zhuān)門(mén)針對(duì)該配置、環(huán)境和硬件批次進(jìn)行了調(diào)整。

數(shù)字上/下變頻器模塊

本文的結(jié)果高度利用了數(shù)字上變頻器（DUC）DSP模塊和 數(shù)字下變頻器 （DDC） DSP 模塊并置在單片 DAC 和 模數(shù)轉(zhuǎn)換器。DUC 和 DDC 框圖示例揭示了常用的內(nèi)部結(jié)構(gòu) 其中的數(shù)據(jù)路徑如圖 2 所示。這些 DUC 和 DDC 模塊可以用于 許多有用的目的：

轉(zhuǎn)換器采樣率的插值 （DUC） 和抽取 （DDC） 比較 數(shù)字接口的數(shù)據(jù)速率。

轉(zhuǎn)換待合成DAC數(shù)據(jù)（DUC）的頻率和 數(shù)字化 ADC 數(shù)據(jù) （DDC）。

將接口上傳輸?shù)臄?shù)字?jǐn)?shù)據(jù)通道化至基帶 處理器 （BBP）。

為每個(gè)通道啟用數(shù)字增益，以生成更接近 系統(tǒng)的完整量程值。

允許注入簡(jiǎn)單的數(shù)字音調(diào)，以簡(jiǎn)化系統(tǒng)啟動(dòng)，而無(wú)需 需要數(shù)字?jǐn)?shù)據(jù)鏈路。

根據(jù)公共參考對(duì)齊每個(gè)通道的相位。

通常希望將數(shù)字?jǐn)?shù)據(jù)速率卸載到或從 轉(zhuǎn)換器與轉(zhuǎn)換器的采樣率不同，以節(jié)省系統(tǒng) 電源并提高整體系統(tǒng)靈活性。因此，數(shù)字上變頻器和 下變頻器模塊通常被實(shí)現(xiàn)。DUC模塊允許來(lái)自BBP的發(fā)射波形數(shù)據(jù)以低于DAC采樣率的速率傳輸， 從而允許DAC在 這個(gè)更高的速率，如圖2頂部的插值子塊所示。 同樣，DDC模塊允許以更高速的ADC對(duì)接收輸入進(jìn)行數(shù)字化處理 采樣率在被抽取之前，然后以較低的數(shù)據(jù)速率發(fā)送到BBP， 如圖2底部的抽取子塊所示。

圖2.DUC 和 DDC 模塊現(xiàn)在在轉(zhuǎn)換器 IC 中提供了許多有用的 DSP 功能。

此外，在數(shù)字域中通常需要頻率轉(zhuǎn)換 合成或分析更高頻率的模擬信號(hào)，與 這些信號(hào)通過(guò)數(shù)字接口發(fā)送到BBP或從BBP發(fā)送。許多系統(tǒng) 利用 DUC 和 DDC 中的復(fù)值 NCO 來(lái)實(shí)現(xiàn)這一點(diǎn) 頻率轉(zhuǎn)換，如圖2所示。士官可以被視為數(shù)字化 可用作本振（LO）等效信號(hào)的信號(hào)發(fā)生器， 當(dāng)發(fā)送到也包含在 DUC/DDC 中的數(shù)字混音器中時(shí)，可以增加 發(fā)送到DAC的發(fā)射波形頻率（如DUC案例）或 降低從ADC發(fā)送的接收波形頻率（如DDC中） 案例）。通常，當(dāng)發(fā)生數(shù)字頻率轉(zhuǎn)換時(shí)，這些輸出 DDC內(nèi)的數(shù)字混頻器變得復(fù)值，使得同相（I） 正交相位（Q）信號(hào)可以沿單個(gè)數(shù)字通道傳播 最終附加到唯一的ADC采樣實(shí)值數(shù)據(jù)。同樣， 將復(fù)值信號(hào)輸入到DUC數(shù)字增益模塊的數(shù)字混頻器 在被發(fā)送到合成實(shí)值信號(hào)的唯一DAC之前，在其輸出端變?yōu)閷?shí)值。

此外，DUC 和 DDC 允許用戶實(shí)現(xiàn)多個(gè)數(shù)字通道 在轉(zhuǎn)換器的瞬時(shí)帶寬內(nèi)。這會(huì)導(dǎo)致更多的數(shù)據(jù)流 能夠被BBP合成和/或分析，而不是數(shù)量 子陣列本身中的轉(zhuǎn)換器。結(jié)果是一個(gè)可以提供的系統(tǒng) 改進(jìn)了兩個(gè)窄通道情況下的信號(hào)合成或分析 希望分開(kāi)很遠(yuǎn)。

如圖2所示，數(shù)字增益模塊也經(jīng)常出現(xiàn)在DUC中。 和 DDC。數(shù)字增益通過(guò)提供靜態(tài)數(shù)字碼值來(lái)實(shí)現(xiàn) 子塊中另一個(gè)數(shù)字混音器的輸入。使用此功能允許 用戶實(shí)現(xiàn)的碼值更接近滿量程值提供的數(shù)量 用于數(shù)字接口的位數(shù)。同樣，直流偏移連續(xù)波 （CW） 可以通過(guò)簡(jiǎn)單地提供連續(xù)的音調(diào)來(lái)注入音調(diào)而不是基帶數(shù)據(jù) 靜態(tài)代碼值到數(shù)字混音器的一個(gè)端口中。這使用戶可以輕松地 通過(guò)DAC將發(fā)射CW音合成到模擬域，而無(wú)需 需要與BBP建立JESD204B或JESD204C數(shù)據(jù)鏈路。

此外，相位偏移模塊通常在NCO的輸出端實(shí)現(xiàn)， 如圖2所示。這些相位偏移可用于校正與 系統(tǒng)。由于每個(gè) DUC 和 DDC 都包含自己的 NCO，因此允許一種方法 只需偏移 對(duì)于給定的NCO頻率，NCO的相位按確定的量。結(jié)果， 當(dāng)與可用的多芯片同步算法結(jié)合使用時(shí)，是 所有通道之間的確定性相位關(guān)系，可以使用 這些 NCO 相位偏移。1圖3顯示了嚴(yán)格實(shí)現(xiàn)相位對(duì)準(zhǔn)前后16個(gè)同時(shí)接收I/Q數(shù)據(jù)的實(shí)驗(yàn)結(jié)果 通過(guò)為每個(gè)接收數(shù)據(jù)路徑設(shè)置所需的 NCO 相位偏移值。注意 這些數(shù)字校正還可以校正射頻和微波損傷 位于每個(gè)通道的前端網(wǎng)絡(luò)中。

圖3.實(shí)驗(yàn)結(jié)果顯示，嚴(yán)格使用數(shù)字化儀IC上DDC模塊中提供的復(fù)雜NCO相位偏移，對(duì)16個(gè)已相位對(duì)齊（但未幅度對(duì)齊）的接收通道同時(shí)捕獲I/Q。

可編程有限脈沖響應(yīng)濾波器

而位于NCO輸出端的相位偏移模塊可用于創(chuàng)建相位 在單一頻率下對(duì)準(zhǔn)，子陣列校準(zhǔn)通常需要相位對(duì)準(zhǔn) 在整個(gè)感興趣的整個(gè)頻段。此外，幅度均衡， 其中所有通道相對(duì)于公共參考通道具有標(biāo)稱相同的幅度，以及幅度增益趨平化，其中所有通道都具有 需要相對(duì)于頻率的不變幅度響應(yīng)。

為了獲得寬帶相位和幅度校正，通常使用另一個(gè)DSP模塊 受雇。這些模塊稱為有限脈沖響應(yīng)（FIR）濾波器。2FIR濾波器是DSP中大量使用的一種數(shù)字濾波器，其系數(shù)決定了 輸入數(shù)字信號(hào)的幅度和相位響應(yīng)。允許這些的系統(tǒng) 要改變的系數(shù)被視為可編程FIR（pFIR）濾波器，并允許 用戶可以為每個(gè)通道生成自己所需的幅度和相位響應(yīng)。

使用pFIR實(shí)現(xiàn)通道幅度對(duì)齊和增益平坦化

用于演示寬帶幅度的系統(tǒng)的高級(jí)框圖 相位對(duì)齊以及增益平坦化如圖4所示。這個(gè)系統(tǒng) 使用四個(gè)數(shù)字化IC，每個(gè)包含四個(gè)發(fā)送和四個(gè) 接收模擬通道，或 8 個(gè)發(fā)射和 8 個(gè)接收數(shù)字通道。什么時(shí)候 使用系統(tǒng)中的所有四個(gè)數(shù)字化IC，總共16個(gè)發(fā)送和16個(gè)接收模擬 實(shí)現(xiàn)信道，或32個(gè)發(fā)射和32個(gè)接收數(shù)字信道。分開(kāi) 鎖相環(huán)（PLL）頻率合成器IC用于提供轉(zhuǎn)換器采樣時(shí)鐘 信號(hào)到每個(gè)數(shù)字化 IC。此外，時(shí)鐘緩沖器IC用于提供 多芯片同步所需的數(shù)字參考和系統(tǒng)參考時(shí)鐘 算法。1系統(tǒng)首先配置為在S波段內(nèi)運(yùn)行，并設(shè)置了 NCO頻率使得所有發(fā)射和所有接收通道的模擬信號(hào)在2.7 GHz時(shí)相同。使用的DAC采樣率為12 GSPS，平臺(tái) 在第一個(gè)奈奎斯特中合成發(fā)射通道。ADC 采樣速率為 4 GSPS 平臺(tái)在第二個(gè)奈奎斯特捕獲接收通道。

圖4.該高級(jí)系統(tǒng)框圖用于演示多通道相位和幅度均衡/平坦度。

如圖5所示，附加的16發(fā)送/16接收校準(zhǔn)板 用于簡(jiǎn)明扼要地將組合通道傳輸信號(hào)環(huán)回每個(gè) 單個(gè)接收通道，以便同時(shí)捕獲所有接收 可以獲得通道。然后，系統(tǒng)的PLL頻率合成器使用以下命令對(duì)齊 自己的相位調(diào)整塊，以及發(fā)射通道和接收 通道使用中提供的NCO相位偏移模塊粗略對(duì)齊 分別是 DUC 和 DDC。這導(dǎo)致子系統(tǒng)大致 相位對(duì)齊在校準(zhǔn)頻率處，如圖3所示，但 尚未實(shí)現(xiàn)幅度對(duì)齊。雖然本文使用16發(fā)送/16接收校準(zhǔn)板對(duì)系統(tǒng)進(jìn)行電氣對(duì)準(zhǔn)，但類(lèi)似的 使用系統(tǒng)校準(zhǔn)可以在空中獲得配置 反射器還有助于糾正任何天線通道間異常。

圖5.測(cè)試設(shè)置輸出發(fā)射（紅色）信號(hào)，然后使用附加的 16 發(fā)射/16 接收校準(zhǔn)板組合所有發(fā)射信號(hào)。然后，該組合信號(hào)被均勻分割并循環(huán)回每個(gè)接收（橙色）通道。16 發(fā)射/16 接收校準(zhǔn)板位于圖像頂部，與本文中使用的單獨(dú) Quad-MxFE? 平臺(tái)配合使用?？梢哉{(diào)整PLL/頻率合成器信號(hào)（綠色），以校正平臺(tái)上有意引入的熱損傷。

如圖4所示，96抽頭pFIR濾波器位于每個(gè)濾波器的輸出端 ADC，使得每個(gè)ADC通道的相位和幅度響應(yīng)可以 在整個(gè)ADC采樣速率的頻率范圍內(nèi)相互對(duì)齊。 因此，這會(huì)將pFIR置于ADC和DDC模塊之間。因此， 數(shù)字接口的數(shù)據(jù)速率與pFIR速率的數(shù)據(jù)速率不同，因此 了解頻率轉(zhuǎn)換和速率抽取量 系統(tǒng)需要使用pFIR進(jìn)行通道幅度對(duì)齊。由于真實(shí) 本文在每個(gè)ADC的輸入端（pFIR輸入端）對(duì)數(shù)據(jù)進(jìn)行采樣 是真正的價(jià)值。此外，系統(tǒng)設(shè)計(jì)是可配置的，因此 每個(gè)ADC對(duì)的pFIR模塊是實(shí)現(xiàn)的解決方案，如雙實(shí)數(shù)所示 圖 4 中的塊?；蛘?，這允許將I/Q復(fù)數(shù)輸入轉(zhuǎn)換為兩個(gè) 獨(dú)立的ADC以實(shí)現(xiàn)系統(tǒng)對(duì)準(zhǔn)。

為了對(duì)系統(tǒng)中的通道進(jìn)行幅度對(duì)齊和幅度變平，寬帶 線性調(diào)頻波形加載到每個(gè)發(fā)射通道中，使其包含 系統(tǒng)I/Q帶寬內(nèi)的所有頻率。這允許用戶 確定系統(tǒng)內(nèi)所有頻率的頻率誤差響應(yīng) 數(shù)據(jù)速率。在此之后，在抽取時(shí)獲得基線數(shù)據(jù)捕獲 I/Q 數(shù)據(jù)速率。對(duì)于本文中的結(jié)果，ADC采樣率為4 GSPS和 采用250 MSPS的I/Q數(shù)據(jù)速率。因此，每個(gè)發(fā)射N(xiāo)CO頻率是 設(shè)置為 2.7 GHz，由于頻率原因，每個(gè)接收 NCO 頻率設(shè)置為 1.3 GHz 從第二個(gè)奈奎斯特向下折疊到第一個(gè)奈奎斯特。基線數(shù)據(jù) 使用 MATLAB 系統(tǒng)接口捕獲，幅度和相位誤差 計(jì)算每個(gè)通道相對(duì)于增益平坦的響應(yīng) Rx0 使得所有接收通道接收的最大值是理想的 在整個(gè)I/Q頻段接收輸入。圖 6 顯示了相位和 系統(tǒng)中 16 個(gè)接收通道中 4 個(gè)的幅度誤差響應(yīng)。注意 從圖6左側(cè)開(kāi)始，NCO相位偏移傾向于主要校正 每個(gè)接收通道的相位誤差，但從右側(cè)可以觀察到 圖6，系統(tǒng)中仍然存在幅度誤差。其余 12 個(gè)接收 通道具有類(lèi)似的錯(cuò)誤響應(yīng)。另請(qǐng)注意，不僅接收 振幅與Rx0不相同，但沒(méi)有振幅平坦度也很差 使用額外的校準(zhǔn)技術(shù)。這些異常是故意的 在ADC前端網(wǎng)絡(luò)中引入使用模擬濾波器，以便演示幅度平坦度和均衡。?

圖6.每個(gè)通道相對(duì)于增益平坦Rx0的相位/幅度誤差響應(yīng)有助于確定pFIR濾波器設(shè)計(jì)。

因此，提高幅度對(duì)齊和幅度平坦度，實(shí)值 96抽頭任意幅度和相位pFIR基于每個(gè)通道相對(duì)于增益平坦Rx0的復(fù)值誤差響應(yīng)而設(shè)計(jì)。 注意使pFIR設(shè)計(jì)算法更重視誤差 目標(biāo)較窄I/Q頻帶的響應(yīng)。然而，完整的pFIR設(shè)計(jì) 覆蓋更廣泛的全速率ADC奈奎斯特區(qū)，以及 250 MHz子帶被迫進(jìn)入單位通帶響應(yīng)。因此，為此 文章，以接收NCO頻率（1.3 GHz）為中心的250 MHz子頻段 pFIR設(shè)計(jì)的權(quán)重高于奈奎斯特的其余部分 區(qū)。這些pFIR使用DSP中的濾波器設(shè)計(jì)功能進(jìn)行設(shè)計(jì) MATLAB 中的系統(tǒng)工具箱，但也可以采用類(lèi)似的算法 在現(xiàn)場(chǎng)系統(tǒng)的硬化數(shù)字電路中。圖 7 顯示了設(shè)計(jì) 96抽頭pFIR濾波器，用于本示例中使用的16個(gè)接收通道中的兩個(gè) 品。其余14個(gè)接收通道的pFIR設(shè)計(jì)類(lèi)似。圖8 顯示了整個(gè)奈奎斯特的設(shè)計(jì)pFIR幅度和相位響應(yīng) 子陣列中所有 16 個(gè)接收通道的區(qū)域。

圖7.獨(dú)立的96抽頭pFIR設(shè)計(jì)用于在整個(gè)子陣列上提供增益平坦化和幅度對(duì)齊。

圖8.為所有接收通道設(shè)計(jì)的pFIR頻率響應(yīng)顯示了每個(gè)通道應(yīng)用的校準(zhǔn)響應(yīng)。

t 需要注意的是，pFIR 設(shè)計(jì)算法通常在 0 到 1 之間的連續(xù)值系數(shù)空間上進(jìn)行設(shè)計(jì)。然而 硬件要求將這些連續(xù)值的系數(shù)量化，并且 強(qiáng)制在系統(tǒng)上可用的特定位寬內(nèi)。該系統(tǒng)使用 改變pFIR系數(shù)空間的位寬，使得某些系數(shù) 16 位，其他是 12 位，還有一些只有 6 位。此外，12 位 系數(shù)必須位于 16 位系數(shù)旁邊。從中可以看出 圖 7 中的系數(shù)值，只有較大的系數(shù)需要 16 位，而較小的系數(shù)只需要 6 位。但是，任何 量化理想濾波系數(shù)時(shí)，引入量化誤差， 并注意盡量減少本文的量化誤差，以便 設(shè)計(jì)的系數(shù)仍然適合可用的系數(shù)空間。

執(zhí)行量化后，將pFIR系數(shù)加載到每個(gè) 借助應(yīng)用程序編程接口 （API） 功能的通道 與數(shù)字化儀 IC 一起提供。本文使用串行外設(shè)接口 （SPI） 通過(guò) API 進(jìn)行通信，以修改每個(gè)通道的系數(shù)。然而 也可以使用專(zhuān)用的通用輸入/輸出 （GPIO） 信號(hào) 如果需要，可以更快地在不同的系數(shù)庫(kù)之間切換。

最后，在pFIR處于以下條件時(shí)獲得后續(xù)接收數(shù)據(jù)捕獲 能夠分析pFIR設(shè)計(jì)的有效性。圖 9 的頂部顯示了 啟用 pFIR 之前的結(jié)果。請(qǐng)注意，在幅度均衡步驟之前，16 個(gè)接收通道具有不同的幅度和相位 感興趣的頻率。另請(qǐng)注意，八個(gè)接收通道具有不同的 振幅平坦度響應(yīng)比其他八種響應(yīng)。但是，在設(shè)計(jì)之后 并為每個(gè)接收通道啟用 pFIR，如 圖9底部，所有接收通道的幅度在I/Q帶寬上標(biāo)稱幅度均衡、幅度平坦化和相位對(duì)齊。 額外的幅度和相位均衡改進(jìn)可以通過(guò)以下方式進(jìn)行 更精細(xì)的pFIR設(shè)計(jì)，但這超出了本文的范圍。

圖9.為每個(gè)接收通道實(shí)施pFIR可改善相對(duì)于Rx0的幅度均衡和幅度平坦度。

數(shù)字化單元資源消耗與 FPGA 資源消耗

如前所述，片內(nèi)硬化pFIR存在于ADC數(shù)據(jù)路徑之前 抽取階段。這些 pFIR 為用戶提供了重要的應(yīng)用 所展示的靈活性，但 pFIR 還允許開(kāi)發(fā)人員顯著 由于功能卸載到數(shù)字化IC本身，減少了FPGA資源。這 顯而易見(jiàn)的問(wèn)題變成了：為什么要在數(shù)字化IC上使用硬化的pFIR 而不是在 FPGA 上的硬件描述語(yǔ)言 （HDL） 結(jié)構(gòu)中？這 可以分為幾個(gè)部分回答：資源減少、設(shè)計(jì)復(fù)雜性和 功耗。

無(wú)論重點(diǎn)領(lǐng)域如何，減少資源都是一個(gè)重要的話題。在以下情況下： 數(shù)字化IC，硬化的pFIR模塊已經(jīng)創(chuàng)建并放置。在一個(gè) FPGA，F(xiàn)IR 濾波器可以由包含特定 FPGA 結(jié)構(gòu)的 DSP 切片構(gòu)建 用于 DSP 功能的組件。FPGA DSP 切片不同于傳統(tǒng)的邏輯門(mén)（如觸發(fā)器），并計(jì)入 FPGA 資源利用率 分別。確定是否應(yīng)在數(shù)字化中使用 pFIR IC 或 FPGA，F(xiàn)PGA 的利用率 — 特別是 DSP 切片利用率 百分比 - 變得至關(guān)重要。作為比較，所選的VCU118 平臺(tái)包含一個(gè)由 6840 組成的 XCVU9P Virtex Ultrascale+ Xilinx FPGA 數(shù)字信號(hào)處理器切片。雖然這是一個(gè)相對(duì)大量的DSP切片，但 在確定要有多少個(gè)濾波器時(shí)，還必須考慮通道 放置在織物中。???

為此，必須知道濾波器所需的輸入采樣率。表 1 顯示 合成FIR設(shè)計(jì)時(shí)所需的估計(jì)資源數(shù)量 在 FPGA 上，用于映射到潛在數(shù)字化 IC 數(shù)據(jù)路徑的多個(gè)用例 配置。每個(gè)篩選器的估計(jì)資源數(shù)來(lái)自 賽靈思LogiCORE處理器?IP FIR 編譯器 7.2 塊摘要。要查看此摘要， 在簡(jiǎn)化的 MicroBlaze 設(shè)計(jì)中添加了一個(gè)濾波器，如圖 10 所示，即 在賽靈思 Vivado 中創(chuàng)建??設(shè)計(jì)套件 2018.2。250 MSPS和1 GSPS費(fèi)率 是 FIR 將使用來(lái)自 轉(zhuǎn)換器，而 4 GSPS 情況假設(shè)數(shù)據(jù)輸入未抽取 直接從轉(zhuǎn)換器。每個(gè)FIR濾波器以250 MHz運(yùn)行，以模擬 如果FIR濾波器位于基帶數(shù)據(jù)路徑中并且包含 96 個(gè) 16 位可重載系數(shù)。

圖 10.在FPGA中實(shí)現(xiàn)了具有一個(gè)FIR濾波器的MicroBlaze設(shè)計(jì)示例，以確定資源利用率。

考慮到 XCVU9P FPGA 的利用率百分比，很明顯 必須使用更大的FPGA，例如XCVU13P（具有12，288個(gè)DSP切片）來(lái) 包含所需的所有篩選器。對(duì)于 4 個(gè) GSPS FIR 濾波器，至少有兩個(gè) XCVU13P設(shè)備需要共享所有過(guò)濾器的資源負(fù)載， 這反過(guò)來(lái)又推高了設(shè)計(jì)成本。相比之下，所需的所有過(guò)濾器 強(qiáng)化DSP pFIR實(shí)現(xiàn)中使用的所有16個(gè)通道在 本文前面的部分完全包含在數(shù)字化IC中 自己實(shí)現(xiàn)一種不太復(fù)雜的系統(tǒng)設(shè)計(jì)方法。

FPGA 內(nèi)部 FIR 的另一個(gè)主要問(wèn)題是與高 DSP 切片資源利用率相關(guān)的設(shè)計(jì)復(fù)雜性?？紤]如何構(gòu)建篩選器。 在硅上，濾波器的設(shè)計(jì)固定在芯片中的單個(gè)位置，但 系數(shù)和權(quán)重可以通過(guò)數(shù)字方式改變，從而產(chǎn)生相對(duì)靜態(tài)的 實(shí)現(xiàn)。在FPGA結(jié)構(gòu)中，F(xiàn)IR濾波器設(shè)計(jì)路由這些DSP切片 在芯片的各個(gè)區(qū)域。這意味著隨著過(guò)濾器的增長(zhǎng)或變化， FPGA 的更多區(qū)域被消耗，DSP 切片之間的路由連接 變得越來(lái)越具有挑戰(zhàn)性。其次，其余部分的路由 FPGA設(shè)計(jì)可以通過(guò)擴(kuò)展FIR濾波器設(shè)計(jì)來(lái)?yè)p害，這可能會(huì)使 在某些情況下，時(shí)序關(guān)鍵路由即使不是不可能，也很困難。

數(shù)字化元件功耗與 FPGA 功耗

轉(zhuǎn)換器采樣速率提高和多通道集成的一般行業(yè)趨勢(shì)通常會(huì)導(dǎo)致系統(tǒng)架構(gòu)師分析系統(tǒng)功耗 在整體設(shè)計(jì)中實(shí)現(xiàn)DSP模塊時(shí)的功耗。歷史 這些DSP模塊已通過(guò)使用可編程邏輯實(shí)現(xiàn)， 例如在 FPGA 中找到的。但是，實(shí)現(xiàn)可配置塊 在FPGA中，通常會(huì)產(chǎn)生過(guò)多的整體系統(tǒng)功耗。

為了嘗試直接比較兩個(gè)系統(tǒng)，幾個(gè)簡(jiǎn)單的參考設(shè)計(jì) 為VCU118創(chuàng)建，用于確定基于FPGA的濾波器方法在現(xiàn)實(shí)場(chǎng)景中功耗的相對(duì)差異。VCU118 是 之所以選擇它，是因?yàn)楫?dāng)時(shí)它直接擁有所有評(píng)估系統(tǒng)中最多的DSP 由賽靈思提供和支持?；?VCU118，兩個(gè) Vivado 項(xiàng)目分別是 為每個(gè)FIR輸入采樣率創(chuàng)建：一個(gè)帶濾波器，一個(gè)不帶濾波器。為 在 250 MHz 和 1 GHz 的情況下，設(shè)計(jì)中插入了 8 個(gè) FIR 濾波器 類(lèi)似于圖 10 所示。在4 GHz情況下，只有兩個(gè)FIR濾波器 由于資源利用率高而插入設(shè)計(jì)中。每個(gè)過(guò)濾器都使用 輸出 Xilinx LogiCORE DDS 編譯器 6.0 模塊，以確保使用有效數(shù)據(jù)。 同樣重要的是要注意，在合成后檢查了RTL以驗(yàn)證 過(guò)濾器保留在設(shè)計(jì)中，確保它們沒(méi)有被優(yōu)化掉。 在每個(gè)采樣率的第二個(gè)設(shè)計(jì)中，濾波器被移除，但所有 其他 IP 塊仍然存在。

一旦實(shí)施，設(shè)計(jì)就啟動(dòng)了，電流測(cè)量 用于創(chuàng)建相對(duì)功率增量，以隔離 過(guò)濾器。濾波器的電流消耗可以在表2中每個(gè)濾波器列的測(cè)量功率下看到。然后，所有濾波器的總功耗為 使用為設(shè)計(jì)中有限數(shù)量的濾波器收集的數(shù)據(jù)進(jìn)行外推 （8 個(gè)濾波器用于 250 MHz 和 1 GHz，兩個(gè)濾波器用于 4 GHz）。這個(gè)三角洲是 用于擴(kuò)展到不同配置的基本比較單位 VCU118無(wú)法實(shí)現(xiàn)，但數(shù)字化儀IC可以實(shí)現(xiàn)。這 作者認(rèn)為這對(duì)FPGA是相對(duì)公平的，或者可能對(duì)FPGA有利。 因?yàn)閷?shí)際系統(tǒng)的功耗不太可能線性擴(kuò)展。最后，結(jié)果 與各種濾波器實(shí)現(xiàn)的功率估計(jì)值進(jìn)行比較 由 Xilinx 功率估算器 （XPE） 工具生成。3功率估算 遠(yuǎn)高于外推結(jié)果，但這可能解釋了 由于利用率提高，功率非線性增加。

為了比較FPGA中FIR與硬化pFIR的功耗 數(shù)字化儀IC，將簡(jiǎn)單濾波器設(shè)計(jì)的測(cè)量結(jié)果與 使用硬化pFIR的多通道系統(tǒng)的實(shí)際電流消耗 數(shù)字化儀 IC 上的 DSP 模塊。包括所有前端網(wǎng)絡(luò)和時(shí)鐘 電路，使用數(shù)字化儀IC平臺(tái)的總系統(tǒng)功耗 未啟用硬化 pFIR 約為 98.40 W。當(dāng)所有16個(gè)硬化pFIR都啟用時(shí)，使用數(shù)字化儀的總系統(tǒng)功耗 IC平臺(tái)約為104.88 W。因此，功耗增量 多通道平臺(tái)中使用的硬化pFIR的總功率約為6.48 W 用于數(shù)字化 IC 系統(tǒng)上的所有 16 個(gè)接收通道。硬化的 pFIR 是 直接從ADC接收數(shù)據(jù)，并且必須以ADC采樣速率（4 GSPS）運(yùn)行 對(duì)于這一代人。

但是，將這種功耗與消耗的功耗進(jìn)行比較，就好像有 是 16 4 GSPS FPGA FIR 有點(diǎn)不合理，因?yàn)橘Y源利用率 對(duì)于單個(gè) Virtex Ultrascale+ 系列 FPGA 來(lái)說(shuō)，這是不可能的高。因此， 將 250 MSPS 速率的 FPGA FIR 與硬化的 4 GSPS pFIR 進(jìn)行比較，具有 表2和圖11顯示了32個(gè)FPGA FIR的功耗 （16 I FIR 和 16 Q FIR） 為 2.40 W。FPGA 中的濾波器運(yùn)行了 16× 更多 比那些在硬化數(shù)字化儀IC DSP塊中慢，但FPGA仍然 功耗是硬化數(shù)字化儀IC的0.37×。比較 32 個(gè) 1 GSPS FPGA FIR 到硬化的 4 GSPS pFIR，F(xiàn)PGA FIR 繪制 7.04 W（已經(jīng)比硬化的pFIR更高的功耗） 同時(shí)運(yùn)行速度比硬化的 pFIR 慢 4×。比較 16 4 GSPS FPGA FIR 到 16 個(gè)強(qiáng)化的 4 GSPS pFIR，F(xiàn)PGA 消耗的功率是 2× 使用此系統(tǒng)配置。綜上所述，圖11顯示，數(shù)字化IC中硬化pFIR的功耗小于相應(yīng)的 FPGA FIR 濾波器。此外，硬化的pFIR降低了FPGA的利用率。 DSP切片，這反過(guò)來(lái)又降低了設(shè)計(jì)的復(fù)雜性并降低了 總功耗。使用更高速率的濾波器還可以打開(kāi)更多的寬帶 可能無(wú)法將數(shù)據(jù)速率降低到250 MSPS濾波器的用例。

圖 11.數(shù)字化儀 IC 內(nèi)的硬化型 DSP 模塊可改善系統(tǒng)級(jí)功耗。

要考慮的最后一個(gè)因素是在 數(shù)字化儀IC等器件AD9081過(guò)度依賴FPGA資源。利用 在許多應(yīng)用中，16個(gè)通道可能只是最終系統(tǒng)的一個(gè)小子陣列。 對(duì)于利用強(qiáng)化型DSP的系統(tǒng)集成商（如AD9081），他們 將擁有更靈活的大規(guī)模解決方案，以及更簡(jiǎn)單的信號(hào) 鏈與通過(guò)添加 FPGA 擴(kuò)展后端處理相比 資源。作者主要考慮的是具有中心系統(tǒng)的系統(tǒng) 處理模型，其中所有數(shù)據(jù)最終必須收斂到單個(gè)FPGA，用于 這個(gè)論點(diǎn)。在這種情況下，添加更多具有內(nèi)置濾波功能的數(shù)據(jù)轉(zhuǎn)換器 當(dāng)您擴(kuò)展通道時(shí)，將需要更多的 SERDES 通道，但它在架構(gòu)上是 易于管理，因?yàn)椴恍枰嗟腇PGA資源。沒(méi)有這些 強(qiáng)化的DSP功能，系統(tǒng)集成商將需要將多個(gè)FPGA連接在一起，以便為同一應(yīng)用提供必要的資源， 這引入了大量的復(fù)雜性。

結(jié)論

圖中顯示了使用集成在單片數(shù)字化元件IC中的DSP模塊的系統(tǒng)，具體示例表明這些數(shù)字模塊 模塊可以提供所需的多通道幅度和相位均衡 相控陣、雷達(dá)、衛(wèi)星通信和電子戰(zhàn)應(yīng)用。一種使用pFIR數(shù)字濾波器和DUC/DDCNCO相位偏移的方法顯示 無(wú)需即可實(shí)現(xiàn)多通道寬帶均衡 用于在 FPGA 中合成的這些 DSP 模塊。用于此的系統(tǒng) 演示如圖 12 所示，稱為四通道 MxFE 平臺(tái)4和 可從ADI公司購(gòu)買(mǎi)。具體而言，AD9081 MxFE IC 已被用作子陣列設(shè)計(jì)的骨干。示例 HDL， MATLAB 腳本和用戶文檔可在ADQUADMXFE1EBZ產(chǎn)品上找到 維基頁(yè)面（ADI公司2020）。16 發(fā)送/16 接收校準(zhǔn)板 （ADQUADMXFE-CAL） 也可供購(gòu)買(mǎi)。儀器儀表和5G市場(chǎng)也可能有興趣將這些技術(shù)用于子陣列測(cè)試。 以及測(cè)量或基站開(kāi)發(fā)。

審核編輯：郭婷