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一、開發(fā)板簡介1.1 產(chǎn)品簡介

MP5705開發(fā)板底板適配本公司相關(guān)核心板，型號為MP5650（詳見MP5650用戶手冊）。通過核心板+底板的模式來設(shè)計組成完整的開發(fā)。底板與核心板采用4個120pin高速板間連接器對插，型號為PANASONIC公司的AXK5A2137YG和AXK6A2337YG。底板按照全高半長PCIE板卡設(shè)計，可以直接安裝在電腦機箱中使用。

MP5705底板為方便用戶進(jìn)行二次開發(fā)，擴展了一系列外圍接口。其中包括2路SFP光纖接口、2路千兆以太網(wǎng)接口、4路SATA接口、PCIE x8接口、4路SMA接口、2組40針擴展接口（其中一組全部為差分信號）、板載下載器以及若干按鍵、LED、板載GTX時鐘等。

MP5705底板硬件框圖如圖1.1所示：

圖1.1 MP5705底板硬件框圖

1.2 接口列表

名稱	說明	數(shù)量
SFP/SFP+	≯10.3125G	2
Gigabit Ethernet	10/100/1000Mbps	2
PCIE x8	GEN 3.0	1
SATA	VER3.0	4
40PIN EXT IO	28個普通IO、18組差分IO	2
SMA	連接至MRCC	4
JTAG	MicroUSB接口	1
BUTTON	—	3
LED	—	8

1.3產(chǎn)品結(jié)構(gòu)尺寸圖

產(chǎn)品結(jié)構(gòu)尺寸如圖1.3所示：

圖1.3產(chǎn)品結(jié)構(gòu)尺寸圖

二、主要接口介紹

2.1 SFP接口

板上共2個光模塊的發(fā)送和接收與J4相連，實現(xiàn)2路高速的光纖通信接口。每一路光模塊的電路原理圖如圖2.1所示：

圖2.1 單路光模塊電路原理圖

每路的光纖數(shù)據(jù)通信接收和發(fā)送的速度高達(dá)10.3125Gb/s。用戶可以將SFP/SFP+光模塊插入到這2個光纖接口中進(jìn)行光纖數(shù)據(jù)通信。2路光纖接口與J4連接器相連接。J4連接器與MP5650核心板上FPGA的GTX相連接。SFP/SFP+接口的引腳配置如表2.1所示：

表2.1 SFP/SFP+接口的引腳配置

信號名稱	連接器管腳	對應(yīng)FPGA管腳名稱（MP5650）
M_SFP_TX_P	J4_32	B116_TX0_P
M_SFP_TX_N	J4_34	B116_TX0_N
M_SFP_RX_P	J4_31	B116_RX0_P
M_SFP_RX_N	J4_33	B116_RX0_N
Tx_Fault_1	J2_61	B15_L10_P
Tx_Disable_1	J2_65	B15_L11_P
LOS_1	J2_63	B15_L10_N
S_SFP_TX_P	J4_49	B116_TX1_P
S_SFP_TX_N	J4_51	B116_TX1_N
S_SFP_RX_P	J4_37	B116_RX1_P
S_SFP_RX_N	J4_39	B116_RX1_N
Tx_Fault_2	J2_67	B15_L11_N
Tx_Disable_2	J2_73	B15_L2_N
LOS_2	J2_71	B15_L2_P

2.2 千兆網(wǎng)接口

板上共設(shè)計了2路千兆網(wǎng)接口，使用了Realtek公司的RTL8211EG芯片。該芯片是符合10Base-T，100Base-TX和1000Base-T IEEE802.3標(biāo)準(zhǔn)的高集成度的以太網(wǎng)收發(fā)器。芯片與MAC之間支持RGMII接口和GMII接口。在MP5705的設(shè)計中默認(rèn)支持RGMII。千兆網(wǎng)接口部分電路原理如圖2.2所示：

圖2.2 千兆網(wǎng)部分原理圖

兩路RTL8211EG芯片與核心板之間通過J1相連，千兆網(wǎng)接口的引腳配置表如表2.2所示：

表2.2千兆網(wǎng)接口引腳配置表

信號名稱	連接器管腳	對應(yīng)FPGA管腳名稱（MP5650）
PHY1_TX0	J1_22	B18_L19_P
PHY1_TX1	J1_24	B18_L19_N
PHY1_TX2	J1_26	B18_L15_P
PHY1_TX3	J1_28	B18_L15_N
PHY1_TX4	J1_42	B18_L24_P
PHY1_TX5	J1_44	B18_L24_N
PHY1_TX6	J1_46	B18_L5_P
PHY1_TX7	J1_48	B18_L5_N
PHY1_RX0	J1_21	B18_L2_P
PHY1_RX1	J1_23	B18_L2_N
PHY1_RX2	J1_25	B18_L8_P
PHY1_RX3	J1_27	B18_L8_N
PHY1_RX4	J1_31	B18_L22_P
PHY1_RX5	J1_33	B18_L22_N
PHY1_RX6	J1_35	B18_L14_P
PHY1_RX7	J1_37	B18_L14_N
PHY1_TX_CLK	J1_32	B18_L11_P
PHY1_RX_CLK	J1_15	B18_L13_P
PHY1_GTX_CLK	J1_41	B18_L3_P
PHY1_RXDV	J1_43	B18_L3_N
PHY1_TXEN	J1_45	B18_L1_P
PHY1_RSTn	J1_47	B18_L1_N
PHY1_INT	J1_51	B18_L21_P
PHY1_MDIO	J1_53	B18_L21_N
PHY1_MDC	J1_55	B18_L9_P
PHY1_TXER	J1_57	B18_L9_N
PHY1_RXER	J1_54	B18_L20_N
PHY1_COL	J1_56	B18_L23_P
PHY1_CRS	J1_58	B18_L23_N
PHY2_TX0	J1_92	B17_L4_P
PHY2_TX1	J1_94	B17_L4_N
PHY2_TX2	J1_96	B17_L2_P
PHY2_TX3	J1_98	B17_L2_N
PHY2_TX4	J1_104	B17_L11_N
PHY2_TX5	J1_106	B17_L21_P
PHY2_TX6	J1_108	B17_L21_N
PHY2_TX7	J1_117	B17_L9_N
PH2_RX0	J1_67	B17_L3_N
PHY2_RX1	J1_71	B17_L15_P
PHY2_RX2	J1_73	B17_L15_N
PHY2_RX3	J1_75	B17_L5_P
PHY2_RX4	J1_87	B17_L14_N
PHY2_RX5	J1_83	B17_L1_N
PHY2_RX6	J1_81	B17_L1_P
PHY2_RX7	J1_77	B17_L5_N
PHY2_TX_CLK	J1_102	B17_L11_P
PHY2_RX_CLK	J1_85	B17_L14_P
PHY2_GTX_CLK	J1_86	B17_L13_P
PHY2_RXDV	J1_105	B17_L7_P
PHY2_TXEN	J1_103	B17_L8_N
PHY2_RSTn	J1_101	B17_L8_P
PHY2_INT	J1_91	B17_L17_P
PHY2_MDIO	J1_93	B17_L17_N
PHY2_MDC	J1_95	B17_L6_P
PHY2_TXER	J1_97	B17_L6_N
PHY2_RXER	J1_115	B17_L9_P
PHY2_COL	J1_113	B17_L10_N
PHY2_CRS	J1_107	B17_L7_N

2.3 PCIE接口

MP5705底板配備了一個PCIE x8 GEN3.0的PCIE接口，為FPGA與處理器通信提供了強大的接口。PCIe具備如下優(yōu)點：

1) 帶寬高，目前FPGA有PCIe Gen3 x16，或者PCIe Gen4 x8，鏈路速度可以達(dá)到128Gbps;

2) FPGA直連，不需要外部PHY;

3) 協(xié)議保證數(shù)據(jù)無誤傳輸，兩級CRC，重傳機制，保證數(shù)據(jù)無誤;

4) 軟件生態(tài)豐富，各種系統(tǒng)原生支持，通過簡單的驅(qū)動就可以完成數(shù)據(jù)交互;

5) 在PCIe之上的協(xié)議逐漸增多，例如NVMe是基于PCIe的上層協(xié)議;

Xilinx從15年前，V4系列開始，一直在PCIe的解決方案上深耕，提供眾多的應(yīng)用方案級的解決方案，方便用戶專注于自己的應(yīng)用。早期，Xilinx提供的有Application Notes，例如XAPP859，XAPP1052等，構(gòu)建了基本的雙向數(shù)據(jù)傳輸。當(dāng)時一些第三方公司，類似于PLDA，NwLogic也出針對Xilinx FPGA的PCIe傳輸方案。

后來，Xilinx團隊2017年附近推出XDMA解決方案，并持續(xù)增加功能、修正Bug，到目前為止，XDMA已經(jīng)成為一個功能強大、成熟穩(wěn)定的Xilinx FPGA解決方案。功能上涵蓋了SG功能，AXI-Lite功能，多通道分離，AXI-MM和AXI-Stream支持等。穩(wěn)定性上，經(jīng)過4年的逐步完善，目前已經(jīng)有眾多的客戶基于這套方案實現(xiàn)產(chǎn)品，涵蓋醫(yī)療、電力、通訊、數(shù)據(jù)中心等各種應(yīng)用。

MP5705底板PCIE接口引腳配置表如表2.3所示：

表2.3 PCIE接口引腳配置表

信號名稱	連接器管腳	對應(yīng)FPGA管腳名稱（MP5650）
PCIE_TX0_P	J2_67	B117_RX0_P
PCIE_TX0_N	J2_69	B117_RX0_N
PCIE_TX1_P	J2_79	B117_RX1_P
PCIE_TX1_N	J2_81	B117_RX1_N
PCIE_TX2_P	J2_74	B117_RX2_P
PCIE_TX2_N	J2_76	B117_RX2_N
PCIE_TX3_P	J2_85	B117_RX3_P
PCIE_TX3_N	J2_87	B117_RX3_N
PCIE_TX4_P	J2_115	B118_RX0_P
PCIE_TX4_N	J2_117	B118_RX0_N
PCIE_TX5_P	J2_98	B118_RX1_P
PCIE_TX5_N	J2_100	B118_RX1_N
PCIE_TX6_P	J2_110	B118_RX2_P
PCIE_TX6_N	J2_112	B118_RX2_N
PCIE_TX7_P	J2_116	B118_RX3_P
PCIE_TX7_N	J2_118	B118_RX3_N
PCIE_RX0_P	J2_68	B117_TX0_P
PCIE_RX0_N	J2_70	B117_TX0_N
PCIE_RX1_P	J2_62	B117_TX1_P
PCIE_RX1_N	J2_64	B117_TX1_N
PCIE_RX2_P	J2_80	B117_TX2_P
PCIE_RX2_N	J2_82	B117_TX2_N
PCIE_RX3_P	J2_86	B117_TX3_P
PCIE_RX3_N	J2_88	B117_TX3_N
PCIE_RX4_P	J2_103	B118_TX0_P
PCIE_RX4_N	J2_105	B118_TX0_N
PCIE_RX5_P	J2_109	B118_TX1_P
PCIE_RX5_N	J2_111	B118_TX1_N
PCIE_RX6_P	J2_91	B118_TX2_P
PCIE_RX6_N	J2_93	B118_TX2_N
PCIE_RX7_P	J2_97	B118_TX3_P
PCIE_RX7_N	J2_99	B118_TX3_N
PCIE_CLK_P	J2_104	B118_CLK0_P
PCIE_CLK_N	J2_106	B118_CLK0_N
PCIE_PERST	J2_75	B15_L18_P

2.4 SATA接口

MP5705板載4個SATA接口，配合MP5650核心板可實現(xiàn)SATA3.0的全部功能。電路原理圖如圖2.4所示:

圖2.4 SATA接口電路原理圖

SATA是一種基于行業(yè)標(biāo)準(zhǔn)的串行硬件驅(qū)動器接口，以連續(xù)串行的方式傳輸數(shù)據(jù)，支持熱插拔，主要用于SATA主機與大容量存儲設(shè)備之間的數(shù)據(jù)傳輸。目前，SATA一共發(fā)展了三代，分別是SATA1、SATA2、SATA3，向后兼容，每一代SATA具有相應(yīng)的傳輸功能定義，并且他們的傳輸速率也不盡相同。SATA1.0的傳輸速率只有150MB/s，SATA2.0擴展為300MB/s，SATA3.0將端口的傳輸速率提升至6Gbit/s。

MP5705底板SATA接口引腳配置表如表2.4所示：

表2.4SATA接口引腳配置表

信號名稱	連接器管腳	對應(yīng)FPGA管腳名稱（MP5650）
SATA_TX0_P	J4_8	B115_TX0_P
SATA_TX0_N	J4_10	B115_TX0_N
SATA_RX0_P	J4_2	B115_RX0_P
SATA_RX0_N	J4_4	B115_RX0_N
SATA_TX1_P	J4_20	B115_TX1_P
SATA_TX1_N	J4_22	B115_TX1_N
SATA_RX1_P	J4_26	B115_RX1_P
SATA_RX1_N	J4_28	B115_RX1_N
SATA_TX2_P	J4_13	B115_TX2_P
SATA_TX2_N	J4_15	B115_TX2_N
SATA_RX2_P	J4_14	B115_RX2_P
SATA_RX2_N	J4_16	B115_RX2_N
SATA_TX3_P	J4_19	B115_TX3_P
SATA_TX3_N	J4_21	B115_TX3_N
SATA_RX3_P	J4_7	B115_RX3_P
SATA_RX3_N	J4_9	B115_RX3_N

2.5 40針擴展口

底板預(yù)留了2個2.54mm標(biāo)準(zhǔn)間距的40針的擴展口XS10和XS11，用于連接本公司設(shè)計的各個模塊或者用戶自己設(shè)計的模塊功能電路，其中XS10上的18組差分信號在PCB布局上全部嚴(yán)格按照差分線布局，用戶可以根據(jù)自己的需要選擇。XS10和XS11的電路原理圖如圖2.5和2.6所示：

圖2.5 XS10電路原理圖

圖2.6 XS11電路原理圖

40針擴展口引腳定義表：略。

2.5 JTAG接口

MP5705底板配備了一個板載JTAG電路。用戶可以直接用一根MicroUSB線連接到底板即可實現(xiàn)FPGA在線升級和固化。由于該部分電路是直接焊接在底板上，因此不必?fù)?dān)心熱插拔造成FPGA芯片損壞。此外，MP5705底板還預(yù)留了標(biāo)準(zhǔn)2mm間距的14針JTAG接口，用戶在購買的時候可以選擇是否需要板載JTAG電路。

三、底板電源3.1供電接口

底板集成電源管理，支持+6V~+17V寬壓輸入。電源輸入支持兩種方式連接。一種為普通的DC-005(2.0)插座，如圖3.1所示。一般用于簡單的板級調(diào)試，可以直接使用12V的電源適配器，具有很強的靈活性。

圖3.1 DC-005(2.0)實物照片

另一種方式采用鳳凰座進(jìn)行連接，型號為TE公司的796866-4。實物圖如圖3.2所示。該連接器耐壓高，接觸電阻小，抗震性優(yōu)異，能承受-40℃~+105℃高溫。插頭與插座之間由鎖緊螺絲固定，適合在工業(yè)級設(shè)備上使用?？芍苯佑糜诠こ虡訖C開發(fā)。

圖3.2796866-4實物照片

3.2 電源電路

底板共有三種電源，分別是數(shù)字5.0V，數(shù)字3.3V和模擬3.3V。其中數(shù)字5.0V和數(shù)字3.3V通過TI公司的電源芯片TPS54620產(chǎn)生。電路如圖3.3所示：

圖3.3 MP5705數(shù)字部分電源原理圖

模擬3.3V主要為兩路光模塊供電，通過ADI公司的LT1963AES8_PBF產(chǎn)生。電路如圖3.4所示：

圖3.4 MP5705模擬部分電源原理圖

審核編輯：湯梓紅

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