芯片制程到3nm后如何突破良率難題？

電子發(fā)燒友網(wǎng)報(bào)道（文/程文智）三星電子今年7月25日在韓國(guó)京畿道華城園區(qū)V1生產(chǎn)線（EUV專用）為采用了新一代全環(huán)繞柵極（Gate All Around，簡(jiǎn)稱GAA）晶體管制程節(jié)點(diǎn)的3nm芯片晶圓代工產(chǎn)品舉行了出廠儀式。才過4個(gè)月不到，韓國(guó)媒體Naver就爆出，三星3nm制程的良率非常低，不足20%。而且其5nm和4nm節(jié)點(diǎn)的良率問題也遲遲沒有得到改善。

其實(shí)，三星電子從2000年初就已經(jīng)開始了對(duì)GAA晶體管結(jié)構(gòu)的研究。自2017年開始，將其正式應(yīng)用到3納米工藝，并于今年6月宣布啟動(dòng)利用GAA技術(shù)的3納米工藝的量產(chǎn)。是全球首家將GAA晶體管結(jié)構(gòu)用于晶圓制造的代工企業(yè)。據(jù)悉，我國(guó)的一家礦機(jī)芯片企業(yè)PanSemi（磐矽半導(dǎo)體）是三星電子的第一家客戶，目前也可能是其唯一的客戶。

據(jù)報(bào)道，三星電子為了解決良率問題，找到了美國(guó)的Silicon Frontline Technology，向這家企業(yè)尋求幫助。據(jù)說目前進(jìn)展情況還不錯(cuò)。

那么，三星電子在GAA上花的時(shí)間超過了20年，為何良率問題遲遲沒有得到解決呢？問題究竟出在了哪里？我們先從芯片的最基礎(chǔ)單元------晶體管結(jié)構(gòu)的發(fā)展說起，然后看看有什么應(yīng)對(duì)之策。

半導(dǎo)體芯片其實(shí)是眾多晶體管（Transistor）的集合，而晶體管其實(shí)就是一個(gè)小的開關(guān)。一個(gè)晶體管就代表了一個(gè)0或者1，也就是所謂的一個(gè)位元。在20nm以上的制程中，使用的晶體管被稱為金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管（MOSFET：Metal Oxide Semiconductor FET）；20nm~3nm，采用的是鰭式場(chǎng)效應(yīng)晶體管（Fin FET：Fin Field Effected Transistor）；3nm以下，采用的則是全環(huán)繞柵極場(chǎng)效應(yīng)晶體管（GAAFET：Gate All Around Field Effect Transistor）。

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