IQ數(shù)據(jù)壓縮IP為3G和4G系統(tǒng)提供業(yè)界最高的性能

壓縮 IP 用于在無線系統(tǒng)的給定光纖或微波“鏈路”中放置更多數(shù)據(jù)。 采用壓縮之后，可使用速度和成本均較低的鏈路以較高的傳輸速率來傳輸數(shù)據(jù)。 這是整個(gè)行業(yè)的目標(biāo)，但卻很少能夠?qū)崿F(xiàn)。 在壓縮數(shù)據(jù)時(shí)，會(huì)損失某些信號(hào)質(zhì)量。 憑借其專利技術(shù)，瑞薩電子證明其可提供信號(hào)質(zhì)量損失極低的壓縮服務(wù)。

面向無線系統(tǒng)的 瑞薩電子IQ 壓縮 IP 可為 3G 和 4G 系統(tǒng)提供業(yè)界最高的性能

定義

壓縮可在無線系統(tǒng)中用于在遠(yuǎn)程無線單元 （RRU） 與基帶卡（通過 CPRI 布線或通過無線前傳的 CPRI）之間的鏈路中數(shù)據(jù)壓縮。 瑞薩電子的商業(yè) IP 能夠以全 CPRI 數(shù)據(jù)傳輸速率支持 GSM、WCDMA 和 LTE 信號(hào)，可在高達(dá) 4:1 的壓縮比下保持較高的信號(hào)質(zhì)量，是第一家提供這種商業(yè) IP 的公司。

價(jià)值主張

壓縮 IP 允許將 RRU 置于與低成本 光纖相連的基帶池的遠(yuǎn)端，從而使得無線 C-RAN 架構(gòu)更為可行， 同時(shí)節(jié)省了系統(tǒng)級(jí)的大量成本。 瑞薩電子壓縮極大地改變了系統(tǒng)部署的 整體成本。

特點(diǎn)

IP 可部署在 ASIC 或 FPGA（Altera 和 Xilinx）中

以全球多個(gè)受保護(hù)的專利為基礎(chǔ)

支持 GSM、WCDMA 和 LTE

FPGA 占用空間小

壓縮比范圍介于 1.5:1 至 3:1之間

典型 3G 和 4G 信號(hào)的 EVM 性能為 0.5% 至 3%

在 307.2MHz 時(shí)的延時(shí)可達(dá)微秒級(jí)

高性能 IP 核心，支持高達(dá) 9.8304Gbps 的未壓縮數(shù)據(jù)速率

常見時(shí)鐘速率：適用于 FPGA 的 61.44MHz 和 153.6MHz 以及適用于 ASIC 的 61.44MHz、153.6MHz 和 307.2MHz

優(yōu)點(diǎn)

綠色網(wǎng)絡(luò)部署

允許以較低的成本和網(wǎng)絡(luò)級(jí)電源部署 C-RAN 及其他網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，壓縮性能是業(yè)界其他同行的兩倍

壓縮技術(shù)適用于 BTS 設(shè)計(jì)中各種協(xié)議的 IQ 樣本（無線前傳、CPRI 鏈路），從而允許通過現(xiàn)有的低成本基礎(chǔ)設(shè)施實(shí)現(xiàn)更高的數(shù)據(jù)傳輸速率。 現(xiàn)有的壓縮解決方案無法滿足低 EVM 時(shí)的這些性能要求

CAPEX

可以減少基帶處理資源和 RRH 之間所需的光纖鏈路數(shù)量，因此可同時(shí)節(jié)省光纖收發(fā)器及光纖的成本

可以 降低“遠(yuǎn)端無線頭” （RRH） 的成本

可以針對(duì)給定的帶寬減少所需的 SerDes 數(shù)量和鏈路速率，從而可以在基帶處理塊和射頻卡之間實(shí)現(xiàn)較低成本的 FPGA 實(shí)施

OPEX

可通過減少承載相同帶寬所需的鏈路數(shù)量來降低采用 DWDM 基礎(chǔ)設(shè)施將 LTE 單元連接至集中式基帶單元的運(yùn)營支出 （OPEX）。

審核編輯：郭婷