模塊工藝——隔離工藝（Isolation）

集成電路是由很多晶體管組成的，各個(gè)晶體管的工作狀態(tài)也不盡相同，如果不進(jìn)行有效的隔離，就會(huì)形成相互干擾，集成電路就不能正常工作。所謂隔離技術(shù)，就是阻斷器件有源區(qū)之間的電流和電壓信號(hào)互相干擾，從而保證器件和電路正常工作的技術(shù)，通常有pn 結(jié)隔離、介質(zhì)隔離，以及pn 結(jié)介質(zhì)混合隔離，其中介質(zhì)隔離包括局部氧化 (Local Oxidation of Silicon, LOCOS)隔離和淺槽隔離 (Shallow Trench Isolation, STI)。

最早的隔離技術(shù)是 pn 結(jié)隔離，因?yàn)榧由戏聪蚱珘?，pn結(jié)就能起到很好的天然隔離作用。但是，由于其需要較寬的耗盡層，面積占比和電容均較大，響應(yīng)速度慢，不適用于集成電路的隔離。隨著平面工藝的發(fā)展，LOCOS隔離技術(shù)開始用于實(shí)現(xiàn)有源區(qū)的有效隔離。它的基本工藝原理是，使用氮化硅 (Si3N4）作為硅（Si）氧化的阻擋層，在有源區(qū)之間的場區(qū)熱氧化形成 SiO2介質(zhì)層，然后通過熱磷酸高刻蝕選擇比去除 Si3N4，從而實(shí)現(xiàn)有源區(qū)的隔離。由于熱氧化存在橫向氧化，LOCOS 隔離所用面積仍然較大，自0.25um 技術(shù)代開始，STI 技術(shù)取代LOCOS隔離技術(shù)成為超大規(guī)模集成電路的主流隔離技術(shù)，如圖所示。

STI的基本工藝步驟是，在需要隔離的區(qū)域上用干法刻蝕形成 300~400nm 的硅槽，然后經(jīng)過氧化表面處理，沉積 SiO2，填充硅槽，最后采用 CMP 去掉表面多余的SiO2，并實(shí)現(xiàn)平坦化。由于 STI 區(qū)域的尺寸差異較大，對(duì)CMP 的平面化工藝有所挑戰(zhàn)。此外，STI 的溝槽的角度和深度等都會(huì)對(duì)器件特性造成很大的影響。

隨著集成電路工作速度提升至 RF 頻段甚至微波頻段，對(duì)各種噪聲和干擾的要求越來越嚴(yán)，在一些區(qū)域的 STI 無法滿足要求，因此深槽隔離或其他隔離方式逐漸得到了發(fā)展。

審核編輯 ：李倩