如何用ISE工具提高效率

這篇文章講述了如何用工具提高效率的方法，適用程度因人而異。

Situation:在對(duì)FPGA 設(shè)計(jì)進(jìn)行最初步的系統(tǒng)規(guī)劃的時(shí)候，需要進(jìn)行模塊劃分，模塊接口定義等工作。通常，我們起初會(huì)在紙上進(jìn)行設(shè)計(jì)，到了一定階段的定稿可能會(huì)輸入Visio 等工具，方便在Team 內(nèi)部交流和審閱。雖然在紙上我們可以很隨意地書寫，而用紙畫的不方便就在于，如果想對(duì)某一個(gè)模塊進(jìn)行一些改動(dòng)或者重畫模塊，那么常常因?yàn)榱舫龅目沼嗉垙埐粔?，而?dǎo)致拿一張新的白紙重新畫一遍，比較浪費(fèi)時(shí)間。對(duì)于電子化的Visio 來(lái)說，方便修改是好處，但他不是專為設(shè)計(jì)FPGA 系統(tǒng)而設(shè)計(jì)的，添加輸入輸出端口沒那么方便，也不會(huì)根據(jù)定義的模塊自動(dòng)生成HDL文件。

HDLQuestion:我們能不能使用更好軟件進(jìn)行系統(tǒng)規(guī)劃呢？

Solution:答案是可以的。下面以ISE 10.1 為例作說明：

1) 畫一個(gè)空模塊，僅定義端口 - 新建Schematic，選擇Tools -> Symbol Wizard，里面可以定義Symbol名和端口屬性。完成后生成sym 格式的Symbol。如果端口是一個(gè)bus，那么可以用A(4:0) 的形式。

2) 將Symbol 添加到原理圖 - 在Schematic 的Symbol 頁(yè)面，選擇Categories 為工程文件夾，在Symbols列表中就可以看到剛剛新建的Symbol。將它添加到原理圖中。

3) 重復(fù)1-2 步驟，建立所有Symbol，并連接端口。如果需要修改連線的名字或者模塊的例化名，可以選擇需要修改名字的元件然后按右鍵--> Object Properties --> 在Name/InstName 窗格中填入需要的名字。

4) 如需修改Symbol，可以直接在sym 文件中修改 - 可以按右鍵-> Add -> Pin 等等添加，也可以Copy已存在的Pin，然后改變PinName。但是ISE10.1 的Symbol Editor 對(duì)Add Pin 有一些Bug。因此在UltraEditor打開這個(gè)sym 文件，在里面修改可能是更好的辦法。sym 文件格式很易懂。改變 Symbol 端口后需要UpdateSchematic。在點(diǎn)到Schematic 后會(huì)自動(dòng)彈出Update 對(duì)話框。
5) 生成原理圖對(duì)應(yīng)的HDL 文件 - 點(diǎn)擊"Sources in Project" 列表中的sch 文件，在"Process" 窗口選擇"View HDL Functional Model"。這樣會(huì)自動(dòng)生成Schematic 對(duì)應(yīng)的HDL 文件，其中例化了上面的各個(gè)模塊。要改變HDL文件類型，可以改變Project 屬性中的"Generated Simulation Language" 屬性。

6) 生成Symbol 對(duì)應(yīng)的HDL 文件 - 在打開一個(gè)sym 文件時(shí)，選擇Tools -> Generate HDL Template from Symbol。此時(shí)可以選擇生成VHDL 還是Verilog 的文件。

至此，我們已經(jīng)生成了頂層文件和待開發(fā)的子模塊文件，我們已經(jīng)可以在它的基礎(chǔ)上進(jìn)行開發(fā)了。在開發(fā)過程中我們可能還會(huì)碰到這些問題：

1. 我想把設(shè)計(jì)圖打印下來(lái)- 除了ISE 自帶的打印功能外，要打印好看的圖紙，還可以使用Synplify Pro或PlanAhead。由于以上流程生成的代碼都是可綜合的，帶有端口信息的HDL 會(huì)被綜合工具認(rèn)為是一個(gè)blackbox的wrapper，因此我們可以用ISE 或Synplify 將這些代碼綜合，綜合工具會(huì)生成比較好看的綜合模塊圖(RTL Schematic)。除了可以用ISE 和Synplify 打開這些綜合網(wǎng)表產(chǎn)生RTL Schematic 之外，也可以用PlanAhead 打開綜合網(wǎng)表，它的Schematic 顯示功能更為強(qiáng)大。

2. 我要修改某些模塊的端口，并添加連線修改模塊端口是否還需要在原來(lái)的Schematic 上編輯修改呢？這是仁者見仁智者見智的問題了。我個(gè)人在生成了帶端口信息的HDL 后還是偏好修改HDL --> 綜合 --> 在PlanAhead 中產(chǎn)生需要的連接圖 --> 打印 --> 在打印稿上繼續(xù)思考寫寫劃劃 --> 繼續(xù)修改HDL 這樣的流程。

5.3．綜合和仿真技巧

作者：田耘/云創(chuàng)工作室

5.3.1 綜合工具XST的使用

所謂綜合，就是將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內(nèi)嵌在ISE 3 以后的版本中，并且在不斷完善。此外，由于XST 是賽靈思公司自己的綜合工具，對(duì)于部分賽靈思芯片獨(dú)有的結(jié)構(gòu)具有更好的融合性。

完成了輸入、仿真以及管腳分配后就可以進(jìn)行綜合和實(shí)現(xiàn)了。在過程管理區(qū)雙擊Synthesize-XST，如圖5-1所示，就可以完成綜合，并且能夠給出初步的資源消耗情況。圖5-2 給出了模塊所占用的資源。

圖5-1 設(shè)計(jì)綜合窗口

圖5-2 綜合結(jié)果報(bào)告

綜合可能有3 種結(jié)果：如果綜合后完全正確，則在Synthesize-XST 前面有一個(gè)打鉤的綠色小圈圈；如果有警告，則出現(xiàn)一個(gè)帶感嘆號(hào)的黃色小圓圈；如果有錯(cuò)誤，則出現(xiàn)一個(gè)帶叉的紅色小圈圈。綜合完成之后，可以通過雙擊View RTL Schematics 來(lái)查看RTL 級(jí)結(jié)構(gòu)圖，察看綜合結(jié)構(gòu)是否按照設(shè)計(jì)意圖來(lái)實(shí)現(xiàn)電路。ISE 會(huì)自動(dòng)調(diào)用原理圖編輯器ECS 來(lái)瀏覽RTL 結(jié)構(gòu)。對(duì)于一個(gè)計(jì)數(shù)器，其RTL 結(jié)構(gòu)圖如圖5-3 所示，綜合結(jié)果符合設(shè)計(jì)者的意圖，調(diào)用了加法器和寄存器來(lái)完成邏輯。

圖5-3 經(jīng)過綜合后的RTL級(jí)結(jié)構(gòu)圖

2．綜合參數(shù)的設(shè)置

一般在使用XST 時(shí)，所有的屬性都采用默認(rèn)值。其實(shí)XST 對(duì)不同的邏輯設(shè)計(jì)可提供豐富、靈活的屬性配置。下面對(duì)ISE9.1 中內(nèi)嵌的XST 屬性進(jìn)行說明。打開ISE 中的設(shè)計(jì)工程，在過程管理區(qū)選中“Synthesis –XST”并單擊右鍵，彈出界面如圖5-4 所示。

圖5-4 綜合選項(xiàng)

由圖5-4 可以看出，XST 配置頁(yè)面分為綜合選項(xiàng)(Synthesis Options)、HDL 語(yǔ)言選項(xiàng)(HDL Options) 以及賽靈思特殊選項(xiàng)(Xilinx Specific Options) 等三大類，分別用于設(shè)置綜合的全局目標(biāo)和整體策略、HDL 硬件語(yǔ)法規(guī)則以及賽靈思特有的結(jié)構(gòu)屬性。

1) 綜合選項(xiàng)參數(shù)

綜合參數(shù)配置界面如圖5-4 所示，包括8 個(gè)選項(xiàng)，具體如下所列：

【Optimization Goal】：優(yōu)化的目標(biāo)。該參數(shù)決定了綜合工具對(duì)設(shè)計(jì)進(jìn)行優(yōu)化時(shí)，是以面積還是以速度作為優(yōu)先原則。面積優(yōu)先原則可以節(jié)省器件內(nèi)部的邏輯資源，即盡可能地采用串行邏輯結(jié)構(gòu)，但這是以犧牲速度為代價(jià)的。而速度優(yōu)先原則保證了器件的整體工作速度，即盡可能地采用并行邏輯結(jié)構(gòu)，但這樣將會(huì)浪費(fèi)器件內(nèi)部大量的邏輯資源，因此，它是以犧牲邏輯資源為代價(jià)的。

【Optimization Effort】：優(yōu)化器努力程度。這里有【normal】和【high】?jī)煞N選擇方式。對(duì)于【normal】，優(yōu)化器對(duì)邏輯設(shè)計(jì)僅僅進(jìn)行普通的優(yōu)化處理，其結(jié)果可能并不是最好的，但是綜合和優(yōu)化流程執(zhí)行地較快。如果選擇【high】，優(yōu)化器對(duì)邏輯設(shè)計(jì)進(jìn)行反復(fù)的優(yōu)化處理和分析，并能生成最理想的綜合和優(yōu)化結(jié)果，在對(duì)高性能和最終的設(shè)計(jì)通常采用這種模式；當(dāng)然在綜合和優(yōu)化時(shí)，需要的時(shí)間較長(zhǎng)。

【Use Synthesis Constraints File】：使用綜合約束文件。如果選擇了該選項(xiàng)，那么綜合約束文件XCF 有效。

【Synthesis Constraints File】：綜合約束文件。該選項(xiàng)用于指定XST 綜合約束文件XCF 的路徑。

【Global Optimization Goal】：全局優(yōu)化目標(biāo)?？梢赃x擇的屬性包括有【AllClockNets】、【Inpad To
Outpad】、【Offest In Before】、【Offest Out After】、【Maximm Delay】。該參數(shù)僅對(duì)FPGA 器件有效，可用于選擇所設(shè)定的寄存器之間、輸入引腳到寄存器之間、寄存器到輸出引腳之間，或者是輸入引腳到輸出引腳之間邏
輯的優(yōu)化策略。

【Generate RTL Schematic】：生成寄存器傳輸級(jí)視圖文件。該參數(shù)用于將綜合結(jié)果生成RTL 視圖。

【W(wǎng)rite Timing Constraints】：寫時(shí)序約束。該參數(shù)僅對(duì)FPGA 有效，用來(lái)設(shè)置是否將HDL 源代碼中用于控制綜合的時(shí)序約束傳給NGC 網(wǎng)表文件，該文件用于布局和布線。

【Verilog 2001】：選擇是否支持Verilog 2001 版本。

HDL語(yǔ)言選項(xiàng)

HDL 語(yǔ)言選項(xiàng)的配置界面如圖5-5 所示，包括16 個(gè)選項(xiàng)，具體如下所列：

圖5-5 HDL語(yǔ)言選項(xiàng)的配置界面選項(xiàng)

【FSM Encoding Algorithm】：有限狀態(tài)機(jī)編碼算法。該參數(shù)用于指定有限狀態(tài)機(jī)的編碼方式。選項(xiàng)有【Auto】、
【One-Hot】、【Compact】、【Sequential】、【Gray】、【Johnson】、【User】、【Speed1】、【None】編碼方式，默認(rèn)為【Auto】編碼方式。

【Safe Implementation】：將添加安全模式約束來(lái)實(shí)現(xiàn)有限狀態(tài)機(jī)，將添加額外的邏輯將狀態(tài)機(jī)從無(wú)效狀態(tài)
調(diào)轉(zhuǎn)到有效狀態(tài)，否則只能復(fù)位來(lái)實(shí)現(xiàn)，有【Yes】、【No】?jī)煞N選擇，默認(rèn)為【No】。

【Case Implementation Sytle】：條件語(yǔ)句實(shí)現(xiàn)類型。該參數(shù)用于控制XST 綜合工具解釋和推論Verilog 的
條件語(yǔ)句。其中選項(xiàng)有【None】、【Full】、【Parallel】、【Full-Parallel】，默認(rèn)為【None】。對(duì)于這四種選項(xiàng)，區(qū)別如下：(1)【None】，XST 將保留程序中條件語(yǔ)句的原型，不進(jìn)行任何處理；(2)【Full】，XST 認(rèn)為條件語(yǔ)句是完整的，避免鎖存器的產(chǎn)生；(3)【Parallel】，XST 認(rèn)為在條件語(yǔ)句中不能產(chǎn)生分支，并且不使用優(yōu)先級(jí)編碼器；(4)【Full-Parallel】，XST 認(rèn)為條件語(yǔ)句是完整的，并且在內(nèi)部沒有分支，不使用鎖存器和優(yōu)先級(jí)編碼器。

【RAM Extraction】：存儲(chǔ)器擴(kuò)展。該參數(shù)僅對(duì)FPGA 有效，用于使能和禁止RAM 宏接口。默認(rèn)為允許使用RAM 宏接口。

【RAM Style】：RAM 實(shí)現(xiàn)類型。該參數(shù)僅對(duì)FPGA 有效，用于選擇是采用塊RAM 還是分布式RAM 來(lái)作為RAM 的實(shí)現(xiàn)類型。默認(rèn)為【Auto】。

【ROM Extraction】：只讀存儲(chǔ)器擴(kuò)展。該參數(shù)僅對(duì)FPGA 有效，用于使能和禁止只讀存儲(chǔ)器ROM 宏接口。默認(rèn)為允許使用ROM 宏接口。

【ROM Style】：ROM 實(shí)現(xiàn)類型。該參數(shù)僅對(duì)FPGA 有效，用于選擇是采用塊RAM 還是分布式RAM 來(lái)作為ROM 的實(shí)現(xiàn)和推論類型。默認(rèn)為【Auto】。

【Mux Extraction】：多路復(fù)用器擴(kuò)展。該參數(shù)用于使能和禁止多路復(fù)用器的宏接口。根據(jù)某些內(nèi)定的算法，對(duì)于每個(gè)已識(shí)別的多路復(fù)用/ 選擇器，XST 能夠創(chuàng)建一個(gè)宏，并進(jìn)行邏輯的優(yōu)化?？梢赃x擇【Yes】、【No】和【Force】
中的任何一種，默認(rèn)為【Yes】。

【Mux Style】：多路復(fù)用實(shí)現(xiàn)類型。該參數(shù)用于胃宏生成器選擇實(shí)現(xiàn)和推論多路復(fù)用/ 選擇器的宏類型?？梢赃x擇【Auto】、【MUXF】和【MUXCY】中的任何一種，默認(rèn)為【Auto】。

【Decoder Extraction】：譯碼器擴(kuò)展。該參數(shù)用于使能和禁止譯碼器宏接口，默認(rèn)為允許使用該接口。

【Priority Encoder Extraction】：優(yōu)先級(jí)譯碼器擴(kuò)展。該參數(shù)用于指定是否使用帶有優(yōu)先級(jí)的編碼器宏單元。

【Shift Register Extraction】：移位寄存器擴(kuò)展。該參數(shù)僅對(duì)FPGA 有效，用于指定是否使用移位寄存器宏單元。默認(rèn)為使能。

【Logical Shifter Extraction】：邏輯移位寄存器擴(kuò)展。該參數(shù)僅對(duì)FPGA 有效，用于指定是否使用邏輯移位寄存器宏單元。默認(rèn)為使能。

【XOR Collapsing】：異或邏輯合并方式。該參數(shù)僅對(duì)FPGA 有效，用于指定是否將級(jí)聯(lián)的異或邏輯單元合并成一個(gè)大的異或宏邏輯結(jié)構(gòu)。默認(rèn)為使能。

【Resource Sharing】：資源共享。該參數(shù)用于指定在XST 綜合時(shí)，是否允許復(fù)用一些運(yùn)算處理模塊，如加法器、減法器、加/ 減法器和乘法器。默認(rèn)為使能。如果綜合工具的選擇是以速度為優(yōu)先原則的，那么就不考慮資源共享。

【Multiplier Style】：乘法器實(shí)現(xiàn)類型。該參數(shù)僅對(duì)FPGA 有效，用于指定宏生成器使用乘法器宏單元的方式。選項(xiàng)有【Auto】、【Block】、【LUT】和【Pipe_LUT】。默認(rèn)為【Auto】。選擇的乘法器實(shí)現(xiàn)類型和所選擇的器件有關(guān)。

2) 賽靈思特殊選項(xiàng)

賽靈思特殊選項(xiàng)用于將用戶邏輯適配到賽靈思芯片的特殊結(jié)構(gòu)中，不僅能節(jié)省資源，還能提高設(shè)計(jì)的工作頻率，其配置界面如圖5-6 所示，包括10 個(gè)配置選項(xiàng)，具體如下所列。

圖5-6 賽靈思指定的選項(xiàng)

【Add I/O Buffers】：插入I/O 緩沖器。該參數(shù)用于控制對(duì)所綜合的模塊是否自動(dòng)插入I/O 緩沖器。默認(rèn)為自動(dòng)插入。

【Max Fanout】：最大扇出數(shù)。該參數(shù)用于指定信號(hào)和網(wǎng)線的最大扇出數(shù)。這里扇出數(shù)的選擇與設(shè)計(jì)的性能有直接的關(guān)系，需要用戶合理選擇。

【Register Duplication】：寄存器復(fù)制。該參數(shù)用于控制是否允許寄存器的復(fù)制。對(duì)于高扇出和時(shí)序不能滿足要求的寄存器進(jìn)行復(fù)制，可以減少緩沖器輸出的數(shù)目以及邏輯級(jí)數(shù)，改變時(shí)序的某些特性，提高設(shè)計(jì)的工作頻率。默認(rèn)為允許寄存器復(fù)制。

【Equivalent Register Removal】：等效寄存器刪除。該參數(shù)用于指定是否把寄存器傳輸級(jí)功能等效的寄存器刪除，這樣可以減少寄存器資源的使用。如果某個(gè)寄存器是用賽靈思的硬件原語(yǔ)指定的，那么就不會(huì)被刪除。默認(rèn)為使能。

【Register Balancing】：寄存器配平。該參數(shù)僅對(duì)FPGA 有效，用于指定是否允許平衡寄存器?？蛇x項(xiàng)有【No】、【Yes】、【Forward】和【Backward】。采用寄存器配平技術(shù)，可以改善某些設(shè)計(jì)的時(shí)序條件。其中【Forward】
為前移寄存器配平，【Backward】為后移寄存器配平。采用寄存器配平后，所用到的寄存器數(shù)就會(huì)相應(yīng)地增減。默認(rèn)為寄存器不配平。

【Move First Flip-Flop Stage】：移動(dòng)前級(jí)寄存器。該參數(shù)僅對(duì)FPGA 有效，用于控制在進(jìn)行寄存器配平時(shí)，是否允許移動(dòng)前級(jí)寄存器。如果【Register Balancing】的設(shè)置為【No】，那么該參數(shù)的設(shè)置無(wú)效。

【Move Last Flip-Flop Stage】：移動(dòng)后級(jí)寄存器。該參數(shù)僅對(duì)FPGA 有效，用于控制在進(jìn)行寄存器配平時(shí)，是否允許移動(dòng)后級(jí)寄存器。如果【Register Balancing】的設(shè)置為【No】，那么該參數(shù)的設(shè)置無(wú)效。

【Pack I/O Registers into IOBs】：I/O 寄存器置于輸入輸出塊。該參數(shù)僅對(duì)FPGA 有效，用于控制是否將邏輯設(shè)計(jì)中的寄存器用IOB 內(nèi)部寄存器實(shí)現(xiàn)。在賽靈思系列FPGA 的IOB 中分別有輸入和輸出寄存器。如果將設(shè)計(jì)中的第一級(jí)寄存器或最后一級(jí)寄存器用IOB 內(nèi)部寄存器實(shí)現(xiàn)，那么就可以縮短IO 引腳到寄存器之間的路徑，這通?？梢钥s短大約1~2ns 的傳輸時(shí)延。默認(rèn)為【Auto】。

【Slice Packing】：優(yōu)化Slice 結(jié)構(gòu)。該參數(shù)僅對(duì)FPGA 有效，用于控制是否將關(guān)鍵路徑的查找表邏輯盡量配置在同一個(gè)Slice 或者CLB 模塊中，由此來(lái)縮短LUT 之間的布線。這一功能對(duì)于提高設(shè)計(jì)的工作頻率、改善時(shí)序特性是非常有用的。默認(rèn)為允許優(yōu)化Slice 結(jié)構(gòu)。

【Optimize Instantiated Primitives】：優(yōu)化已例化的原語(yǔ)。該參數(shù)控制是否需要優(yōu)化在HDL 代碼中已例化的原語(yǔ)。默認(rèn)為不優(yōu)化。

在代碼編寫完畢后，需要借助于測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。ISE 提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用HDL Bencher 的圖形化波形編輯功能編寫，另一種就是利用HDL 語(yǔ)言，相對(duì)于前者使用簡(jiǎn)單、功能強(qiáng)大。下面介紹基于Verilog 語(yǔ)言建立測(cè)試平臺(tái)的方法。

首先在工程管理區(qū)將“Sources for”設(shè)置為Behavioral Simulation，在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇“New Source”命令，然后選中“Verilog Test Fixture”類型，輸入文件名為“test_test”，再點(diǎn)擊“Next”進(jìn)入下一頁(yè)。這時(shí)，工程中所有Verilog Module 的名稱都會(huì)顯示出來(lái)，設(shè)計(jì)人員需要選擇要進(jìn)行測(cè)試的模塊。

用鼠標(biāo)選中test，點(diǎn)擊“Next”后進(jìn)入下一頁(yè)，直接點(diǎn)擊“Finish”按鍵，ISE 會(huì)在源代碼編輯區(qū)自動(dòng)顯示測(cè)試模塊的代碼：

`timescale 1ns / 1ps
module test_test_v;
// Inputs
reg clk;
reg [7:0] din;
// Outputs
wire [7:0] dout;
// Instantiate the Unit Under Test (UUT)
test uut (
.clk(clk),
.din(din),
.dout(dout)
);
initial begin
// Initialize Inputs
clk = 0;
din = 0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
end
endmodule

由此可見，ISE 自動(dòng)生成了測(cè)試平臺(tái)的完整架構(gòu)，包括所需信號(hào)、端口聲明以及模塊調(diào)用的完成。所需的工作就是在initial…end 模塊中的“// Add stimulus here”后面添加測(cè)試向量生成代碼。添加的測(cè)試代碼如下：

forever begin
#5;
clk = !clk;
if(clk == 1)
din = din + 1;
else
din = din;
end

完成測(cè)試平臺(tái)后。在工程管理區(qū)將“Sources for”選項(xiàng)設(shè)置為Behavioral Simulation，這時(shí)在過程管理區(qū)會(huì)顯示與仿真有關(guān)的進(jìn)程，如圖5-7 所示。

圖5-7 仿真過程示意圖

選中圖5-7 中Xilinx ISE Simulator 下的Simulate Behavioral Model 項(xiàng)，點(diǎn)擊鼠標(biāo)右鍵，選擇彈出菜單的Properties項(xiàng)，會(huì)彈出如圖5-8 所示的屬性設(shè)置對(duì)話框，最后一行的Simulation Run Time 就是仿真時(shí)間的設(shè)置，可將其修改為任意時(shí)長(zhǎng)，本例采用默認(rèn)值。

圖5-8 仿真屬性設(shè)置對(duì)話框

仿真參數(shù)設(shè)置完后，就可以進(jìn)行仿真了，直接雙擊ISE Simulator 軟件中的Simulate Behavioral Model，則ISE 會(huì)自動(dòng)啟動(dòng)ISE Simulator 軟件，并得到如圖5-9所示的仿真結(jié)果，從中可以看到設(shè)計(jì)達(dá)到了預(yù)計(jì)目標(biāo)。