了解DDR5相對DDR4的優(yōu)勢與可能的影響

2020 年7 月14 日，半導體標準化組織JEDEC（JointElectron Device Engineering Council）發(fā)布了JESD79-5 DDR5 SDRAM 標準，帶來許多關(guān)鍵性性能強化。隨英特爾近期正式發(fā)布第12 代Core 處理器（代號Alder Lake），意味2021 年是DDR5 存儲器啟航元年。下載鏈接：《內(nèi)存技術(shù)：內(nèi)存測試和測量挑戰(zhàn)》

此文盡量設(shè)法排除高深莫測的DRAM相關(guān)技術(shù)名詞，讓各位迅速了解DDR5相對DDR4的優(yōu)勢與可能的影響，最后再同場加映英特爾Atom x6000系列引進的「In-Band ECC」技術(shù)，讓大家瞧瞧英特爾如何在沒有ECC模組下提供類似糾錯功能。

「理所當然」的提升數(shù)據(jù)傳輸率

初期DDR5可提供超過DDR4 50%數(shù)據(jù)傳輸率，最終預期可達2.6倍8.4Gbps。回顧JEDEC SDRAM歷代演進，提升幅度還算驚人，但到頭來也只是充分反應相隔八年累積的制程技術(shù)成長。

至于「一定會膨脹」的容量看似沒什么好提，但后面會提到DDR5強化數(shù)據(jù)可靠性的手段。

更低電壓與嶄新電源架構(gòu)

持續(xù)降低工作電壓也是歷代JEDEC SDRAM的傳統(tǒng)，從20年前DDR2.5V一路調(diào)降到DDR5 1.1V，讓存儲器運作「理論上」更節(jié)能省電。

但當DDR5基礎(chǔ)工作電壓降到1.1V時，意味更小信號容限，所以過去由主機板負責的電源管理功能，就轉(zhuǎn)移到存儲器模組本身，因此DDR5會多一顆PMIC，直接控制存儲器電源，提供更佳信號辨識能力。

不過多了這顆PMIC也就抬高了成本，都將轉(zhuǎn)嫁給制造商成本和消費者帳單，以及更高的缺料風險。

兩倍的Bank群組、通道架構(gòu)與突發(fā)存取長度

Bank意指DRAM顆?？蓡为氝\作的儲存單元。DDR5采用八個Bank群組而成的32Bank，是DDR4兩倍。DRAM因儲存原理是需定時刷新（Refresh）數(shù)據(jù)的電容，DDR4與前代刷新時無法執(zhí)行其他操作，但DDR5可透過Same Bank Refresh （REFsb）命令，允許系統(tǒng)刷新某些Bank時，可存取其他Bank的數(shù)據(jù)。

換言之，DDR5存取可用性起碼是DDR4兩倍。

DDR5另一個規(guī)格面重大變化（也許是最重要者），在于將雙通道實作于單模組。過去DDR都是72位元（64位元數(shù)據(jù)＋8位元ECC），但DDR5變成兩組40位元（32位元數(shù)據(jù)＋8位元ECC）。兩個較小獨立通道可提高存儲器存取效率，特別是縮短存取延遲。分而治之的結(jié)構(gòu)，也可便于提高信號完整性。

看起來似乎好棒？但對服務器會用到的ECC模組就不是這樣了，因拆成兩邊都需要完整ECC，會增加額外顆粒數(shù)量，例如原本18個顆粒的ECC模組就可能變成20顆，意味更高成本。

再來就是跟以上雙通道結(jié)構(gòu)息息相關(guān)的突發(fā)存取長度（Burst Length）了，這數(shù)字決定單一讀寫指令可存取的數(shù)據(jù)量。DDR5的BL從DDR4八倍增到16，這對時下的主流處理器是個「魔術(shù)數(shù)字」。為何？DDR5的雙通道結(jié)構(gòu)讓單次數(shù)據(jù)存取寬度變成32位元（4 Byte），BL16就代表「可一次填充處理器的64 Byte快取存儲器區(qū)塊」。

換句話說，一條DDR5模組可同時滿足兩個64 Byte快取區(qū)塊的需求，是DDR4兩倍。

更高的存儲器有效帶寬比例

一般來說，JEDECSDRAM的存儲器有效帶寬比例，多半是約定俗成的80%（理論和實際畢竟有差距），但DDR5結(jié)合這么多架構(gòu)改進，按某些存儲器模組廠商估算，這次有機會達85%~90%，很接近Rambus水準（號稱90%以上）。搞了這么多年，JEDEC SDRAM「總算」看到Rambus的車尾燈，值得大書特書一下。

筆者不得不先談談Rambus這個英特爾芯片組發(fā)展史的黑歷史了。Rambus發(fā)展出一系列所謂「Protocol-Based DRAM」將傳統(tǒng)總線的定址、控制與數(shù)據(jù)，都包在類似網(wǎng)絡封包的Packet內(nèi)，然后DRAM內(nèi)部整合大多數(shù)控制單元功能，每顆DRAM如同一個網(wǎng)絡裝置，連接一條超高速序列（Serial）總線。也因此，Rambus DRAM不能有空存儲器模組，未使用存儲器模組須安裝「假的」CRIMM（Continuity RIMM）當終端。

Protocol-Based DRAM可用更少數(shù)據(jù)線就達成更高存儲器頻寬，也會有更高存儲器有效帶寬。Rambus的缺點也很明顯，更長存取延遲、高昂制造成本、更高發(fā)熱量，以及Rambus惡名昭彰的授權(quán)費。與PC133 SDRAM相比，同容量Rambus價格多達2~3倍。日后FB-DIMM（Fully-Buffered DIMM）也繼承類似Rambus的精神，終究難逃相同的命運。

更高的數(shù)據(jù)可靠度

以電容為儲存原理的DRAM，顆粒容量及儲存密度成長，背后藏著諸多潛在風險，如像構(gòu)成地球低強度背景輻射的帶電粒子，引起位元翻轉(zhuǎn)的存儲器軟錯誤（Soft Error)，這也成為潛在安全攻擊目標。這也是為何高效能非揮發(fā)性存儲器一直視為遲早取代DRAM的主因之一（雖然遲遲沒有發(fā)生）。

為了強化穩(wěn)定性，DDR5支持晶粒內(nèi)建糾錯（On-DieECC）機制，每128位元數(shù)據(jù)就附帶8位元糾錯碼。不過筆者并不認為這能取代標準ECC模組，只能說確保容量更大的DDR5顆?？删S持和過去同等級的數(shù)據(jù)可靠度。

這會增加多少潛在顆粒成本，只有原廠自己心知肚明?？傊勫X傷感情，就干脆不談了。

同場加映：英特爾Atom x6000系列的In-Band ECC

既然全文提到這么多次ECC，筆者就同場加映談談英特爾新一代Atom x6000處理器（代號Elkhart Lake）導入的In-Band ECC（或稱In-Line ECC）技術(shù)，不需要ECC存儲器模組也能達到相似數(shù)據(jù)可靠度。

針對工業(yè)自動化的相關(guān)應用，英特爾Atom x6000系列補強不少新功能，如工業(yè)級時間敏感網(wǎng)絡（TimeSensitive Networking，TSN）和時間協(xié)調(diào)運算（Time Coordinated Computing，TCC），安全性和管理性也絲毫不含糊?；旧?，論針對特定生態(tài)系統(tǒng)的解決方案完整度，也是現(xiàn)階段AMD依舊不及英特爾的先天弱點。

說穿了，In-BandECC藉由DRAM內(nèi)分割一塊特定區(qū)域，存放存儲器數(shù)據(jù)的ECC碼。以Atom x6000為例，每64 Byte數(shù)據(jù)分配到2 Byte ECC，存儲器容量預留1/32放置后者。處理器存儲器控制也勢必多出相關(guān)后繼處理步驟。

但天底下沒有免費的午餐，In-Band ECC固然達成「低成本的高可靠度」，但前提是犧牲存儲器的讀寫性能。照英特爾官方說法，啟動In-Band ECC后，存儲器讀取效能劇降至原本一半，存儲器寫入更下探到三分之一。話說回來，這對工業(yè)物聯(lián)網(wǎng)應用，或許的確是值得的代價。

最后，終于是升級存儲器的好時機了嗎？

秉持勤儉持家的原則，筆者死守DDR3多年，連現(xiàn)在用的主機板都刻意選支持DDR3的華碩Z170M-3 D3，死撐活撐，直到最近微軟Windows 11判了確定無法升級的死刑?？丛谶t早得面對現(xiàn)實升級整臺桌機的份上，看到DDR5明顯演化，說不想直奔DDR5絕對是騙人的。

但時下世界正處于史上前所未見的「萬物缺料」，什么都漲，DDR5價格何時才能降到可負擔的水準，筆者實在毫無樂觀的理由，只能繼續(xù)看硬件測試網(wǎng)站的效能測試數(shù)據(jù)過過干癮了。

審核編輯 ：李倩