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探討一下UVM的config機(jī)制

工程師鄧生 ? 來(lái)源:FPGA學(xué)姐 ? 作者:FPGA學(xué)姐 ? 2022-09-14 15:31 ? 次閱讀
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一個(gè)component(如my_driver)內(nèi)通過(guò)get_full_name()函數(shù)可以得到此component的路徑

poYBAGMhg1GASJiIAAA_C5f5yRI644.jpg

config_db機(jī)制用于在UVM驗(yàn)證平臺(tái)間傳遞參數(shù)。它們通常都是成對(duì)出現(xiàn)的。set函數(shù)是寄信,而get函數(shù)是收信。如下設(shè)置當(dāng)前名字為pre_num=100寄信給drive

uvm_config_db#(int)::set(this, "env.i_agt.drv", "pre_num", 100);

其中第一個(gè)和第二個(gè)參數(shù)聯(lián)合起來(lái)組成目標(biāo)路徑,與此路徑符合的目標(biāo)才能收信。第一個(gè)參數(shù)必須是一個(gè)uvm_component實(shí)例的指針,第二個(gè)參數(shù)是相對(duì)此實(shí)例的路徑。第三個(gè)參數(shù)表示一個(gè)記號(hào),用以說(shuō)明這個(gè)值是傳給目標(biāo)中的哪個(gè)成員的,第四個(gè)參數(shù)是要設(shè)置的值。set函數(shù)的第一個(gè)參數(shù)為null時(shí),在這種情況下,UVM會(huì)自動(dòng)把第一個(gè)參數(shù)替換為uvm_ root::get()。

假如把this替換為了this.env,第二個(gè)參數(shù)是my_driver相對(duì)于env的路徑

uvm_config_db#(int)::set(this.env, "i_agt.drv", "pre_num_max", 100);

在driver中的build_phase使用如下方式收信

uvm_config_db#(int)::get(this, "", "pre_num", pre_num);

get函數(shù)中的第一個(gè)參數(shù)和第二個(gè)參數(shù)聯(lián)合起來(lái)組成路徑。第一個(gè)參數(shù)也必須是一個(gè)uvm_component實(shí)例的指針,第二個(gè)參數(shù)是相對(duì)此實(shí)例的路徑。一般的,如果第一個(gè)參數(shù)被設(shè)置為this,那么第二個(gè)參數(shù)可以是一個(gè)的字符串。第三個(gè)參數(shù)就是set函數(shù)中的第三個(gè)參數(shù),這兩個(gè)參數(shù)必須嚴(yán)格匹配,第四個(gè)參數(shù)則是要設(shè)置的

set與get函數(shù)一般都是成對(duì)出現(xiàn),但是在某些情況下,是可以只有set而沒有g(shù)et語(yǔ)句,即省略get語(yǔ)句。


poYBAGMhg52AQ_7JAAElj0EGNA0776.jpg

只要使用uvm_field_int注冊(cè),并且在build_phase中調(diào)用super.build_phase(),就可以省略在build_phase中的如下get語(yǔ)句

uvm_config_db#(int)::get(this, "", "pre_num", pre_num);

關(guān)鍵是build_phase中的super.build_phase語(yǔ)句,當(dāng)執(zhí)行到driver的super.build_ phase時(shí),會(huì)自動(dòng)執(zhí)行g(shù)et語(yǔ)句。



審核編輯:劉清

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原文標(biāo)題:UVM的config機(jī)制

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