double tail comparator的debug過程(二)

上一篇講到了vref，這篇接著說。

已知如果vip大于vin，那么一端連到vip的電容，另外一端連到vss的自然比較多，連到vref就少一些。對于vin，則是相反的，連到vref的比連到vss的多。于是，作者君畫了下面這張圖：

symbol畫的比較大的電容，表示這個電容比較大。

跟上一篇的電路圖相比，作者君多畫了四個電容。

前面說到因為clkn導致的Cgs1把M2和M3的gate都往下拉了一點點，因此，通過較大的C1（vin和vref之間的電容）和較小的C3（vip和vref之間的電容），這個電容之間拉扯的動作影響到了vref。所以我們看到的右邊第二行vref，也被拉下來了一點點。

vref自然是有個LDO來提供精準的0.9V的?，F(xiàn)在vref被拉下來一點點，LDO（或者是buffer）必然會相應這個變化，于是，我們在v1和v2之間看到第二行的vref有個上升的動作。于是，通過C1和C3，vin和vip也跟著往上走。但是，為什么藍色的vin上升得比較快呢？想到高頻情況下，電容的等效阻抗1/cs跟電容的值成反比。于是vin連到vref的C1等效阻抗比較小，而vip連到vref的C3等效阻抗比較大。所以，可以解釋vin的快速上升過程。

寫到這里，大家自然可以想到，如果讓嘗試vref的LDO（或者是buffer）的負載電容大一些，是不是可以減小這個過沖的幅度呢？當然是可以的，作者君把負載電容從10pF增大到50pF，也可以跟前文講的減小M1一樣，得到正確的波形，而且不犧牲反應速度。（犧牲的自然是電容的面積了……）

或者不那么極端，稍微減小一點M1，然后同時增大負載電容，搭配起來使用，其實也不錯。

講到這里其實差不多可以完結撒花，不過作者君還想再說完。有興趣的讀者可以接著看下去。

說一個跟vref和capacitor array有關的東西：

左圖是每個電容的開關，右圖是加上了開關的等效電阻

Capacitor array每個電容的開關如左圖，輸入在vdd和vss之間，所以對于上面的pmos來說，最大的vgs是vref-0也就是vref，下面的nmos的最大vgs是vdd-0也就是vdd。所以等效電阻，上面的pmos的R1大于下面的nmos的R2.于是作者君就在comparator的第一級畫上了這兩個R。

簡單算一下從vref到vin或者vip的傳輸函數(shù)：

所以vin和vip兩邊，一個是pole小于zero，一個是pole大于zero。對于比較接近的doublet來說，用step response解釋就是：

到這里也就解釋了為什么過了圖2的v2那條線之后，vin和vip的差距一度很大。

審核編輯：湯梓紅