為摩爾定律“續(xù)命”，Chiplets技術(shù)能行嗎？

在超越摩爾定律的技術(shù)方向上，業(yè)界有很多熱議，最熱門的莫過于通過更先進(jìn)的工藝制程來提升單位面積內(nèi)晶體管的密度。然而，出于成本和技術(shù)難度等多方面的考慮，并非所有設(shè)計都需要采用7nm、5nm甚至3nm這樣的高階制程。隨著單片集成的成本不斷上升，許多企業(yè)開始探索其他選擇，先進(jìn)的封裝技術(shù)如2.5D和3D系統(tǒng)級封裝（SiP）就是其中的熱門選項。

目前，業(yè)界正在努力使用先進(jìn)的封裝技術(shù)將多個先進(jìn)的，也可以是成熟的“小芯片”放在一個封裝中（也被稱為異構(gòu)集成），與3D封裝一起，在系統(tǒng)級擴(kuò)展摩爾定律。這就是目前半導(dǎo)體行業(yè)的熱門技術(shù)——Chiplet。

什么是Chiplet？

Chiplet也稱為“小芯片”或“芯?！?，它是一種功能電路塊，包括可重復(fù)使用的IP塊。出于成本和良率等考慮，一個功能豐富且面積較大的芯片裸片（die）可以被拆分成多個小芯片，這些預(yù)先生產(chǎn)好的、能實現(xiàn)特定功能的小芯片組合在一起，借助先進(jìn)的集成技術(shù)（比如3D封裝）被集成封裝在一起即可組成一個系統(tǒng)芯片。

Chiplet技術(shù)有很多優(yōu)勢：

首先，通過把大芯片分割成較小的芯片，可有效改善生產(chǎn)的良率，降低制造成本。

其次，可根據(jù)不同IP的需求，選擇適合的工藝節(jié)點，從而顯著提高制造良率，進(jìn)一步節(jié)約成本——比如數(shù)字IP可以使用高階工藝制程以達(dá)到我們期望的高性能，而模擬IP可以選用更經(jīng)濟(jì)、更成熟的工藝技術(shù)，同樣能達(dá)到設(shè)計效果。

還有一個突出優(yōu)勢，那就是一些經(jīng)過驗證且技術(shù)成熟的小芯片可以重復(fù)使用，這樣做既減少了企業(yè)的設(shè)計時間和成本，還能有效擴(kuò)充企業(yè)的資源庫。

當(dāng)然，硬幣都有兩個面，Chiplet亦如此。從制程節(jié)點和良率角度看，Chiplet制造成本肯定是降低了，但因為被分割的這些小芯片在功能上（如I/O控制）是分開的，其功能可能很難再擴(kuò)展。另外，將大芯片分割成多個小芯片然后再堆疊起來，封裝的成本可能會有一定的增加。

為什么需要Chiplet?

在討論為什么需要Chiplet之前，先讓我們來看看半導(dǎo)體制造業(yè)有多燒錢。

2021年初，臺積電（TSMC）宣布將其2021年資本支出預(yù)算大幅提升至250億至280億美元，并隨后還將其進(jìn)一步提升至300億美元左右。在TSMC的投資中，有較大一部分資本支出應(yīng)該是用于購買EUV光刻機(jī)。在今年第三季度財報發(fā)布會上，ASML總裁兼首席執(zhí)行官Peter Wennink表示：公司第三季的營收達(dá)到52億歐元。第三季的新增訂單金額達(dá)到62億歐元，其中29億歐元來自EUV系統(tǒng)訂單，客戶對于光刻系統(tǒng)的需求仍在高點。預(yù)期2021年第四季的營收約為49億歐元到52億歐元，研發(fā)成本約6.7億歐元。三星在5nm制程節(jié)點的投資和努力在業(yè)界有目共睹，遺憾的是其良率不足50%，一直沒有達(dá)到預(yù)期，現(xiàn)在公司正在其華城工廠的V1產(chǎn)線部署昂貴的EUV光刻機(jī)，希望借此提高良率。

隨著芯片制造成本的大幅上升，并不是每家企業(yè)都能承擔(dān)得起動輒幾億元的芯片流片費用，一個保險的方式就是——把成熟的大芯片分割成多個小芯片，再借助SiP封裝技術(shù)將它們整合到一起——這樣就產(chǎn)生了對Chiplet SiP的需求。

Chiplet為企業(yè)提供了一種創(chuàng)建更高級設(shè)計的替代方法，以最具成本效益的方案，將設(shè)計的晶體管數(shù)量增加到超出單個大芯片所能容納的數(shù)量，實現(xiàn)晶體管數(shù)量“超摩爾”的增益。這也是業(yè)界一直對Chiplet抱有極大期望的重要原因。

Chiplet進(jìn)化史

多年來，SiP技術(shù)一直是半導(dǎo)體封裝行業(yè)的焦點。來自Yole的數(shù)據(jù)表明，SiP市場預(yù)計將從2020年的140億美元增加到2026年的190多億美元。自20世紀(jì)90年代以來，SiP就以多芯片模塊（MCM）的形式出現(xiàn)，雖然各公司的定義有些差別，但作用是一致的，即SiP可以將芯片、無源器件，甚至包括MEMS等全部組合在一起合并到一個封裝中。Chiplet其實也可以算是一種SiP技術(shù)，是系統(tǒng)級芯片（SoC）中IP模塊的芯片化。

圖1：先進(jìn)的多芯片封裝演進(jìn)路線圖（圖源：Cadence）

SiP與Chiplet這兩種技術(shù)均解決了在每個新節(jié)點上開發(fā)SoC的難度和成本不斷增加的問題。對于Chiplet而言，供應(yīng)商或封測企業(yè)可能會因此而建立起一個擁有各種功能的小芯片IP庫。長此以往，公司的知識產(chǎn)權(quán)將得到極大豐富。如果將這些IP用于新產(chǎn)品開發(fā)，將縮短產(chǎn)品的上市時間。

Chiplet市場的知名供應(yīng)商

事實上，Chiplet并不是一個全新的概念，如同SiP、異構(gòu)集成以及MCM一樣已經(jīng)存在了很長時間。許多主要芯片制造商都在大力支持這項技術(shù)，AMD、英特爾（Intel）和TSMC都宣布或推出了Chiplet產(chǎn)品，只是它們的實現(xiàn)方式會有所不同。

TSMC Chiplet解決方案

TSMC提出了無凸點系統(tǒng)集成芯片（SoIC）。作為Chiplet解決方案，SoIC是一種3D結(jié)構(gòu)，由帶TSV的有源插入器上的邏輯、存儲器或兩種芯片類型堆疊而成，采用晶圓上芯片（CoW）工藝，可處理芯片之間<10μm的焊盤間距。它的創(chuàng)新在于實現(xiàn)了從管芯和基板之間的微凸點連接過渡到直接管芯連接之間的無凸點（熱壓）鍵合的轉(zhuǎn)變。TSMC的報告顯示，SoIC與使用TSV和40μm間距微凸點的傳統(tǒng)3D IC相比，具有更高密度鍵合的結(jié)構(gòu)，提供了更好的信號完整性、功率完整性和更低的通信延遲以及更大的帶寬。

圖2：凸點和無凸點技術(shù)特性與SoIC封裝的比較（圖源：TSMC）

AMD Chiplet解決方案

AMD目前的Chiplet解決方案采用了層壓基板，并且已經(jīng)推出基于Chiplet技術(shù)的多個版本的服務(wù)器處理器。在今年的Computex上，AMD發(fā)布了基于3D Chiplet技術(shù)的3D V-Cache實驗性的產(chǎn)品。它使用了TSMC的3D Fabric封裝技術(shù)，將包含有64MB L3 Cache的Chiplet以3D堆疊的形式與處理器封裝在一起，在系統(tǒng)層面，它就像一個單片芯片。這種新的體系結(jié)構(gòu)將使處理器的性能得到顯著改善，且不會帶來更多的功耗，這是單片集成所無法達(dá)到的。

圖3：AMD基于3D Chiplet技術(shù)的3D V-Cache處理器（圖源：AMD）

Intel Chiplet解決方案

Intel的Chiplet解決方案稱為Foveros。作為異構(gòu)系統(tǒng)集成的一種形式，F(xiàn)overos技術(shù)將為設(shè)計人員提供更大的靈活性，使他們能夠?qū)⒕哂懈鞣N內(nèi)存和I/O元素的IP塊混合并匹配到一起。接下來。Intel預(yù)計將在許多產(chǎn)品線中利用這項技術(shù)。

圖4：具有3D face-to-face堆疊的Foveros技術(shù)（圖源：Intel）

結(jié)語

2019年之前，高性能封裝在DRAM、HBM和FPGA中商業(yè)化的勢頭非常強(qiáng)勁，主要用于各種處理器的制造，包括處理器內(nèi)核、SSD、內(nèi)存塊，以及圖形等應(yīng)用中的CPU和GPU。根據(jù)Yole的報告，2019年高端封裝市場價值8.71億美元，預(yù)計到2025年將達(dá)到43億美元，2019年至2025年的復(fù)合年增長率為31%。

圖5：高端半導(dǎo)體封測市場預(yù)測（圖源：Yole）

近些年，關(guān)于“摩爾定律已死”的報道時常見諸報端?，F(xiàn)在，半導(dǎo)體工業(yè)已經(jīng)進(jìn)入了一個新的時代，在此期間，先進(jìn)的封裝技術(shù)將發(fā)揮越來越重要的作用，因為行業(yè)再也不能僅僅依靠單片集成來實現(xiàn)更高的性能，同時還要保持較高的經(jīng)濟(jì)效益。Chiplet是一種異構(gòu)集成解決方案，它正在把我們帶入下一個半導(dǎo)體時代。屆時，摩爾定律有望以一種新的方式或途徑得以延續(xù)。

審核編輯 黃昊宇