PLD的設(shè)計流程

課程中運(yùn)用QuarusⅡ工具講解可編程器件PLD的設(shè)計流程，QuarusⅡ工具是Altera公司的產(chǎn)品。同時課程說明了針對Xilinx公司的ISE工具的PLD設(shè)計流程也是相似的。

PLD的設(shè)計流程與ASIC（專用集成電路）的設(shè)計流程類似，具體設(shè)計流程如下：

（1）明確設(shè)計需求（Design Entry）。根據(jù)設(shè)計需求，在RTL的結(jié)構(gòu)層次（運(yùn)用Verilog代碼設(shè)計芯片的一種方式）完成電路設(shè)計（RTL Coding），完成初始Verilog代碼。

（2）RTL級的電路仿真（RTL Simulation）。進(jìn)行仿真的工具既可以運(yùn)用Altera公司的QuarusⅡ內(nèi)嵌仿真工具，也可以運(yùn)用Modelsim仿真工具（課程中講解的仿真工具）。驗(yàn)證代碼是否滿足設(shè)計要求，這一階段的驗(yàn)證沒有時序相關(guān)信息，即未考慮器件延時。

（3）邏輯綜合（Synthesis），將RTL級代碼映射成具體的器件實(shí)現(xiàn)電路設(shè)計，生成對應(yīng)的門級網(wǎng)單（芯片設(shè)計中間階段的電路圖）。

（4）布局和布線（Place&Route），將邏輯綜合過程中使用的元器件替換成Altera公司提供的元器件，并在電路內(nèi)布線，完成電路連接。

PLD的邏輯綜合與布局和布線兩個步驟可以運(yùn)用Altera公司提供QuarusⅡ工具一步完成，其他公司提供的PLD設(shè)計工具也可以一步完成上述兩個步驟。

圖片來源：學(xué)堂在線《IC設(shè)計與方法》

（5）時序分析（Time Analysis），證明電路性能滿足時序要求。

ASIC的設(shè)計流程中時序分析步驟在門級仿真步驟后進(jìn)行，這是因?yàn)锳SIC設(shè)計工具功能限制的原因，門級仿真中的時序只能采用估算的方式得出。

QuarusⅡ工具集成了時序分析功能，時序分析可以方便地進(jìn)行，所以PLD設(shè)計流程的時序分析步驟先于門級仿真步驟。

在芯片設(shè)計中，如果時序不能滿足要求，如計數(shù)器的要求是100MHz，但設(shè)計出的計數(shù)器只能滿足10MHz的要求，即使門級仿真的結(jié)果正確，也不能滿足設(shè)計需求。所以在條件允許的情況下，時序分析步驟先于門級仿真步驟。

（6）門級仿真（Gate Level Simulation），門級仿真結(jié)果滿足要求，說明電路滿足設(shè)計的功能需求。

（7）電路板仿真和測試（PC Board Simulation&Test）。將經(jīng)過以上步驟得出的數(shù)據(jù)流文件下載到可編程芯片中，再將可編程芯片安裝到PC板（個人理解：PCB板，印刷電路板，芯片實(shí)現(xiàn)對應(yīng)功能所需安裝的電路板）中，進(jìn)行測試。

圖片來源：學(xué)堂在線《IC設(shè)計與方法》

PLD設(shè)計芯片需要進(jìn)行編譯，與一般編程軟件的編譯目的不同，PLD設(shè)計芯片的編譯的目的是將RTL級代碼轉(zhuǎn)化成物理器件上可以實(shí)現(xiàn)的電路。

具體的編譯過程有以下幾個方面：

（1）前端設(shè)計的邏輯綜合。

（2）后端設(shè)計的布局布線。

（3）后端設(shè)計產(chǎn)生的相關(guān)輸出。相關(guān)輸出包括：用于時序分析的門級網(wǎng)單、用于仿真的門級網(wǎng)單、對器件編程的配置文件。對器件編程的配置文件可以將沒有功能的可編程器件改變?yōu)榭梢詫?shí)現(xiàn)設(shè)計需求的專用器件。

審核編輯 ：李倩