0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

詳解Xilinx FPGA的ECO功能

而無返還 ? 來源:而無返還 ? 作者:而無返還 ? 2022-08-02 09:18 ? 次閱讀

ECO 指的是 Engineering Change Order ,即工程變更指令。目的是為了在設(shè)計(jì)的后期,快速靈活地做小范圍修改,從而盡可能的保持已經(jīng)驗(yàn)證的功能和時序。ECO 是從 IC 設(shè)計(jì)領(lǐng)域繼承而來,Vivado上 的 ECO 便相當(dāng)于 ISE 上的 FPGA Editor。

1.ECO的用途

  • 修改 ILA 或者 VIO 的調(diào)試探針
  • 將一個內(nèi)部網(wǎng)絡(luò)路由到外部探針
  • 修復(fù)邏輯錯誤等

2.ECO 流程
打開已經(jīng)實(shí)現(xiàn)的設(shè)計(jì),修改網(wǎng)表后,如果設(shè)計(jì)未完全布局,請運(yùn)行“增量布局”。否則,可以直接跳至增量布線。然后可以保存更改到新的檢查點(diǎn)并編寫新的編程和調(diào)試探針文件,打開 硬件管理器對設(shè)備進(jìn)行編程。

pYYBAGGYH8SAKHsfAAHpExL8dFU983.png

3.ECO 工程實(shí)例
在 vivado 中一個工程在生成 bit 流過程中會在 implementation 階段產(chǎn)生三個 dcp 文件,分別是 *_opt.dcp, *_place.dcp, *_route.dcp;如果工程需要添加一些 cell ,可以在*_place.dcp中添加,如果需要固定布線,只是微調(diào)某些net,則使用*_route.dcp。

3.1 修改 ila 信號

本次實(shí)例采用*_route.dcp。

3.1.1 斷開 net

poYBAGGYH8WASKO1AARSriG5Hlc073.png
disconnect_net -net u_ila_0_axis_rx_tlast -objects [list {u_ila_0/probe8}]
  • u_ila_0_axis_rx_tlast 的 net 名
  • Objects 后面的 pin 腳

該命令是為了將某一 net 斷開

pYYBAGGYH8eALNqMAAWA4fw-cGQ240.png

3.1.2 連接新的net

connect_net -hierarchical -net {u_ila_0_axis_rx_tdata[47]} -objects [list {u_ila_0/probe8}]

該命令是為了將某一 net 連接到某一 object

pYYBAGGYH8mARHqrAAQIt6kRcoc488.png

3.1.3 將原來的 net 布線 unroute

route_design -unroute -net [get_nets u_ila_0_axis_rx_tlast]

poYBAGGYH8qAAHVhAARuaXW5h8c858.png

3.1.4 重新 route 新的 net

route_design -net [get_nets {u_ila_0_axis_rx_tdata[47]}]

poYBAGGYH86AUqaaAATix-zTLLY026.png

3.1.5 重新 route 新的 net

route_design -net [get_nets {u_ila_0_axis_rx_tdata[47]}]

查看布線狀態(tài)

report_route_status

pYYBAGGYH8-ARtyNAAE3pZei1ws830.png

3.1.5 生成 bit 流

write_bitstream aurora_test_route.bit -force

poYBAGGYH9GAFhLiAAPrmZ5oGV0938.png

3.2 將內(nèi)部網(wǎng)絡(luò)布線到另一個cell

本次實(shí)例采用*_place.dcp。

3.2.1 斷開 net

disconnect_net -net u_ila_0_axis_rx_tlast -objects [list {u_ila_0/probe8}]

3.2.2 創(chuàng)建 cell

startgroup
create_cell -reference LUT1 {LUT1}
set_property init 2'h3 [get_cells { {LUT1}}]
endgroup
create_cell -reference VCC {VCC}

pYYBAGGYH9KAHk9eAAD7jqLkxsQ860.png

poYBAGGYH9SAMZIrAAHHDtWADU4555.png

3.2.3 創(chuàng)建 net

startgroup
create_net {LUT1_IO}
LUT1_IO
connect_net -hierarchical -net {LUT1_IO} -objects [list {LUT1/I0}]
endgroup
startgroup
create_net {LUT1_O}
LUT1_O
connect_net -hierarchical -net {LUT1_O} -objects [list {LUT1/O}]
endgroup

pYYBAGGYH9WADiLzAAIN6-2zhyg515.png

3.2.4 連接 net
將LUT1的輸入連接到 VCC ,輸出連接到 ila 的 probe8。

connect_net -hierarchical -net {LUT1_IO} -objects [list {VCC/P}]
connect_net -hierarchical -net {LUT1_O} -objects [list {u_ila_0/probe8}]

poYBAGGYH9eASs02AAKlQ8cKQjM965.png

3.2.5 implementation & bitstream

place_design
route_design 
write_bitstream aurora_test_place.bit -force

pYYBAGGYH9mAF-2MAAQ6WP5lfR4812.png

審核編輯:湯梓紅

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1629

    文章

    21744

    瀏覽量

    603664
  • Xilinx
    +關(guān)注

    關(guān)注

    71

    文章

    2167

    瀏覽量

    121513
  • ECO
    ECO
    +關(guān)注

    關(guān)注

    0

    文章

    52

    瀏覽量

    14905
收藏 人收藏

    評論

    相關(guān)推薦

    XILINX FPGA IP之Clocking Wizard詳解

    鎖相環(huán)基本上是每一個fpga工程必不可少的模塊,之前文檔xilinx 7 系列FPGA時鐘資源對xilinx fpga的底層時鐘資源做過說明
    發(fā)表于 06-12 17:42 ?5659次閱讀
    <b class='flag-5'>XILINX</b> <b class='flag-5'>FPGA</b> IP之Clocking Wizard<b class='flag-5'>詳解</b>

    XILINX FPGA IP之MMCM PLL DRP時鐘動態(tài)重配詳解

    上文XILINX FPGA IP之Clocking Wizard詳解說到時鐘IP的支持動態(tài)重配的,本節(jié)介紹通過DRP進(jìn)行MMCM PLL的重新配置。
    發(fā)表于 06-12 18:24 ?1.1w次閱讀
    <b class='flag-5'>XILINX</b> <b class='flag-5'>FPGA</b> IP之MMCM PLL DRP時鐘動態(tài)重配<b class='flag-5'>詳解</b>

    ECO導(dǎo)入詳解

    ECO導(dǎo)入詳解
    發(fā)表于 08-20 15:13

    Xilinx FPGA無痛入門,海量教程免費(fèi)下載

    指南 -- Modelsim仿真驗(yàn)證Lesson13 特權(quán)Xilinx FPGA SF-SP6入門指南 -- PWM蜂鳴器驅(qū)動之功能概述Lesson14 特權(quán)Xilinx
    發(fā)表于 07-22 11:49

    Xilinx系列FPGA芯片IP核詳解

    `Xilinx系列FPGA芯片IP核詳解(完整高清書簽版)`
    發(fā)表于 06-06 13:15

    FPGACPLD設(shè)計(jì)工具──Xilinx+ISE使用詳解

    本帖最后由 lee_st 于 2017-11-2 15:01 編輯 《FPGACPLD設(shè)計(jì)工具──Xilinx+ISE使用詳解》第 1 章 ISE 系統(tǒng)簡介
    發(fā)表于 11-02 10:02

    Xilinx+ISE使用詳解

    FPGACPLD設(shè)計(jì)工具──Xilinx+ISE使用詳解
    發(fā)表于 01-12 15:04

    V6 FPGA可以ECO功能嗎?

    你好V6 FPGA可以ECO功能嗎?例如:輸入時鐘添加逆變器?以上來自于谷歌翻譯以下為原文Hi V6 FPGA can ECO functi
    發(fā)表于 11-13 14:20

    Xilinx_FPGA系列入門教程(一)—如何搭建Xilinx

    Xilinx FPGA系列入門教程(一)——如何搭建Xilinx FPGA開發(fā)環(huán)境
    發(fā)表于 01-18 15:30 ?47次下載

    Xilinx-FPGA-引腳功能詳細(xì)介紹

    FPGA學(xué)習(xí)資料教程之Xilinx-FPGA-引腳功能詳細(xì)介紹
    發(fā)表于 09-01 15:27 ?0次下載

    Xilinx FPGA的Maxim參考設(shè)計(jì)

    Xilinx FPGA的Maxim參考設(shè)計(jì)
    發(fā)表于 10-31 09:59 ?23次下載
    <b class='flag-5'>Xilinx</b> <b class='flag-5'>FPGA</b>的Maxim參考設(shè)計(jì)

    Xilinx 16nm Virtex UltraScale+ FPGA器件的功能

    在本視頻中,了解Xilinx采用高帶寬存儲器(HBM)和CCIX技術(shù)的16nm Virtex UltraScale + FPGA功能和存儲器帶寬。
    的頭像 發(fā)表于 11-27 06:20 ?3986次閱讀

    Xilinx FPGA的電源設(shè)計(jì)詳解

    本篇主要介紹Xilinx FPGA的電源設(shè)計(jì),主要包括電源種類、電壓要求、功耗需求,上下電時序要求,常見的電源實(shí)現(xiàn)方案等。
    發(fā)表于 02-17 11:03 ?1.1w次閱讀
    <b class='flag-5'>Xilinx</b> <b class='flag-5'>FPGA</b>的電源設(shè)計(jì)<b class='flag-5'>詳解</b>

    什么是DFT友好的功能ECO呢?

    DFT是確保芯片在制造過程中具有可測試性的一種技術(shù)。DFT友好的ECO是指在進(jìn)行ECO時, 不會破壞芯片的DFT功能或降低DFT覆蓋率的設(shè)計(jì)方法。
    的頭像 發(fā)表于 03-06 14:47 ?2277次閱讀

    Xilinx FPGA pcb設(shè)計(jì)

    Xilinx FPGA pcb設(shè)計(jì)
    發(fā)表于 05-29 09:11 ?0次下載