擁有數(shù)十億或更多門(mén)的大型片上系統(tǒng) (SoC) 已成為硬件和嵌入式軟件驗(yàn)證的關(guān)鍵設(shè)計(jì)挑戰(zhàn)。這些復(fù)雜的 SoC 設(shè)計(jì)集成了大量嵌入式軟件,需要數(shù)十億個(gè)時(shí)鐘周期進(jìn)行驗(yàn)證。它導(dǎo)致了一種多管齊下的 SoC 驗(yàn)證方法,允許將嵌入式軟件驗(yàn)證的某些方面從硅后階段轉(zhuǎn)移到硅前階段。
為了做好準(zhǔn)備,讓我們看看傳統(tǒng)驗(yàn)證工具在服務(wù)于軟件密集型 SoC 設(shè)計(jì)時(shí)面臨的限制。然后,我們可以看到將這些工具與虛擬技術(shù)相結(jié)合如何可以在流片前改進(jìn)大型硬件和軟件系統(tǒng)的測(cè)試。
寄存器傳輸級(jí) (RTL) 模擬器處理硬件設(shè)計(jì)模型。它非常適合硬件調(diào)試,因?yàn)樗鄬?duì)容易使用,而且設(shè)置和編譯速度很快。但是,RTL 模擬器不適合嵌入式軟件驗(yàn)證,因?yàn)樾枰尿?yàn)證周期數(shù)達(dá)到數(shù)十億。
傳統(tǒng)硬件仿真
傳統(tǒng)硬件仿真將 RTL 中定義的 SoC 設(shè)計(jì)編譯到硬件平臺(tái)上,并在其上運(yùn)行驗(yàn)證測(cè)試,速度比仿真快 5 到 6 個(gè)數(shù)量級(jí)。然而,盡管它可以有效地調(diào)試硬件和軟件交互,但仿真器傳統(tǒng)上被配置為在線仿真 (ICE) 模式,其中大量電纜將被測(cè)設(shè)計(jì) (DUT) 連接到外圍設(shè)備。它是通過(guò)將 DUT 連接到現(xiàn)實(shí)世界的速度適配器來(lái)執(zhí)行的。
隨著復(fù)雜 SoC 設(shè)計(jì)的外圍設(shè)備數(shù)量增加,外圍設(shè)備的虛擬化大大增加了可用于硬件仿真的使用模型。
FPGA 原型設(shè)計(jì)主要用于驗(yàn)證芯片設(shè)計(jì)。傳統(tǒng)上,軟件開(kāi)發(fā)人員使用 FPGA 原型進(jìn)行軟件驗(yàn)證,因?yàn)樗确抡嫠俣雀?,并且允許更長(zhǎng)的軟件運(yùn)行時(shí)間。然而,F(xiàn)PGA 原型設(shè)計(jì)涉及大量的人工干預(yù),這使得在大型 SoC 設(shè)計(jì)中調(diào)試軟件成為一項(xiàng)乏味而痛苦的任務(wù)。
虛擬機(jī)的興起
進(jìn)入虛擬化原型設(shè)計(jì)和仿真,提供多種選擇來(lái)驗(yàn)證和驗(yàn)證復(fù)雜 SoC 設(shè)計(jì)中的軟件。許多公司現(xiàn)在開(kāi)始使用仿真工具來(lái)確保軟件開(kāi)發(fā)在其 IC 設(shè)計(jì)中的協(xié)同作用。例如,多媒體、移動(dòng)和網(wǎng)絡(luò)市場(chǎng)的一些主要參與者正在使用Mentor Veloce 仿真平臺(tái)來(lái)訪問(wèn)虛擬和傳統(tǒng)方法的混合驗(yàn)證。
首先,有虛擬原型系統(tǒng),從簡(jiǎn)單的存根代碼到在 QEMU 中運(yùn)行的虛擬板,再到更高級(jí)的虛擬原型系統(tǒng),以幫助工程師驗(yàn)證他們的代碼。其次,隨著現(xiàn)代 SoC 中外圍設(shè)備數(shù)量的增加,需要更精確的模型來(lái)要求接口虛擬化。
在這里,由模擬器和虛擬機(jī)組成的混合模型可以極大地簡(jiǎn)化 SoC 驗(yàn)證環(huán)境?;旌虾吞摂M方法比在仿真或仿真上運(yùn)行的 RTL 模型更快,因?yàn)?a target="_blank">處理器和一些周圍的外圍設(shè)備是在更抽象的級(jí)別上建模的。更抽象的模型更容易創(chuàng)建和驗(yàn)證,并且更易于移植。
Mentor Veloce 仿真平臺(tái)允許通過(guò) Codelink 等工具調(diào)試軟件堆棧。
Veloce 仿真平臺(tái)使用虛擬原型設(shè)計(jì)和類似虛擬實(shí)驗(yàn)室的環(huán)境,允許 SoC 設(shè)計(jì)人員通過(guò) Codelink 和 WarpCore 等工具執(zhí)行軟件調(diào)試。以 WarpCore 為例,它結(jié)合了虛擬機(jī)和 RTL 執(zhí)行環(huán)境,只有在不涉及太多硬件的情況下才會(huì)發(fā)揮作用。
審核編輯:郭婷
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