集成嵌入式平臺(tái)加速了SoC和嵌入式系統(tǒng)的軟件調(diào)試和啟動(dòng)

在硬件準(zhǔn)備就緒時(shí)開始嵌入式軟件開發(fā)的日子已經(jīng)一去不復(fù)返了。軟件的規(guī)模和復(fù)雜性不斷增加，因此需要更早的開始日期才能有機(jī)會(huì)按時(shí)發(fā)貨?？紤]到與軟件開發(fā)相關(guān)的投資和風(fēng)險(xiǎn)，公司必須確保在硅流片之前進(jìn)行適當(dāng)?shù)能浖?。不斷縮短的上市時(shí)間窗口進(jìn)一步加劇了這些挑戰(zhàn)。

唯一的解決方案是尋找執(zhí)行方法，因此在最終目標(biāo)硬件可用之前測(cè)試和調(diào)試軟件。甚至在硬件設(shè)計(jì)最終確定之前，開發(fā)通常就必須認(rèn)真開始。改進(jìn)硬件設(shè)計(jì)和驗(yàn)證以及加速軟件啟動(dòng)的一種方法是將應(yīng)用程序部署在虛擬或仿真硬件上。

虛擬原型

“虛擬原型”一詞沒(méi)有單一、精確的定義。就本文而言，該術(shù)語(yǔ)將用于描述可以運(yùn)行嵌入式代碼的任何環(huán)境，從而在實(shí)際目標(biāo)系統(tǒng)可用之前實(shí)現(xiàn)有用的開發(fā)。讓我們仔細(xì)看看這些可能性。

在 PC 上運(yùn)行的本機(jī)代碼

這顯然是在 PC 上編譯和運(yùn)行代碼的第一步。工具很容易獲得、便宜，甚至是免費(fèi)的，而且 PC 提供了高級(jí)別的功能。這個(gè)環(huán)境非常適合測(cè)試算法和基本邏輯。與實(shí)際目標(biāo)相比，代碼在 PC 上的運(yùn)行速度可能會(huì)更快，因?yàn)?PC 的 CPU 可能比嵌入式處理器更強(qiáng)大。

除了時(shí)鐘速度之外，代碼時(shí)序沒(méi)有用處，因?yàn)?x86 處理器上的指令組合與大多數(shù)嵌入式設(shè)備非常不同。一旦代碼需要與硬件或?qū)崟r(shí)操作系統(tǒng) （RTOS） 交互，這個(gè)執(zhí)行環(huán)境就不再有用了。

本機(jī)代碼與外圍/系統(tǒng)模型一起運(yùn)行

大多數(shù) RTOS 制造商都提供了一個(gè)主機(jī)執(zhí)行環(huán)境，可以運(yùn)行特殊版本的 RTOS 或在 Windows 下模擬其功能。這與提供外圍設(shè)備功能模型的方法一起，可以取得進(jìn)一步的進(jìn)展。然而，時(shí)機(jī)仍然具有誤導(dǎo)性。

在評(píng)估板上執(zhí)行

大多數(shù)半導(dǎo)體供應(yīng)商都提供低成本評(píng)估板，以促進(jìn)其 CPU 的快速部署。商業(yè) RTOS 產(chǎn)品，如 Mentor Embedded 的 Nucleus RTOS 可以為此類電路板預(yù)配置，從而實(shí)現(xiàn)快速生產(chǎn)。

這種執(zhí)行環(huán)境很有吸引力，因?yàn)?CPU 速度和指令組合可能非常接近最終目標(biāo)，這使得時(shí)間敏感代碼的測(cè)試變得可行。這種環(huán)境的準(zhǔn)確性取決于外圍設(shè)備與目標(biāo)設(shè)備的相似性。

使用指令集模擬器

盡管執(zhí)行真實(shí)芯片的代碼看起來(lái)很有吸引力，但它的缺點(diǎn)是需要添加代碼才能獲得某些軟件功能的可見性。這稱為“檢測(cè)”代碼。另一種方法是使用指令集模擬器 （ISS），它在逐條指令的基礎(chǔ)上模擬代碼執(zhí)行。ISS 可以以接近實(shí)時(shí)的速度運(yùn)行，并提供精確、高度可見的代碼執(zhí)行。實(shí)際上，當(dāng) ISS 跟蹤仿真期間消耗的時(shí)鐘周期時(shí)，可以停止實(shí)時(shí)。

大多數(shù) ISS 產(chǎn)品允許某種功能外圍建模，這使得軟件開發(fā)取得重大進(jìn)展。

具有外圍設(shè)備硬件描述語(yǔ)言模型的 ISS（協(xié)同仿真）

硬件是使用硬件描述語(yǔ)言 （HDL） 設(shè)計(jì)的，例如 VHDL 或 Verilog。設(shè)計(jì)人員經(jīng)常使用仿真器來(lái)驗(yàn)證他們的 HDL 設(shè)計(jì)，并且當(dāng)今的許多開發(fā)工具將 ISS 與 HDL 仿真器相結(jié)合。這使代碼能夠在與看似真實(shí)的硬件交互的準(zhǔn)確 CPU 環(huán)境中執(zhí)行。軟件開發(fā)人員可以使用最終目標(biāo)系統(tǒng)的 HDL 模型來(lái)開發(fā)與硬件密切交互的驅(qū)動(dòng)程序和引導(dǎo)代碼等軟件組件。

協(xié)同仿真的缺點(diǎn)是更高的精度是以降低執(zhí)行速度為代價(jià)的。

完整系統(tǒng)的 HDL 模型，包括 CPU

最準(zhǔn)確的虛擬原型應(yīng)該是整個(gè)系統(tǒng)的 HDL 模型，包括 CPU 和外圍設(shè)備，這似乎是合乎邏輯的。三個(gè)原因解釋了為什么情況并非如此：

這種模型上的代碼執(zhí)行速度將非常緩慢。完成任何有用的事情都不夠快。

CPU 的 HDL 不太可能可用。

由于國(guó)際空間站很可能經(jīng)過(guò)精心設(shè)計(jì)，因此使用它沒(méi)有任何缺點(diǎn)，但確實(shí)將性能提高到了有用的水平。

具有 SystemC 外設(shè)模型的 ISS

為了允許可以適應(yīng)軟件執(zhí)行的適當(dāng)仿真速度，可以使用諸如 SystemC（C/C++ 類庫(kù)）之類的更高抽象語(yǔ)言對(duì)系統(tǒng)進(jìn)行建模。更高抽象級(jí)別的建模使用松散或近似的時(shí)序。這種時(shí)序適用于軟件執(zhí)行和性能分析。

硬件仿真

到目前為止討論的虛擬原型技術(shù)可以繪制在代碼執(zhí)行速度與精度的關(guān)系圖上，并且基本上會(huì)產(chǎn)生一條直線（參見圖 1）。開發(fā)人員可以從一系列可能性中進(jìn)行選擇：一個(gè)極端是快速、抽象的模擬，另一個(gè)是緩慢、精確的模擬。然而，另一種技術(shù)逆勢(shì)而上，偏離了直線。

圖 1：除仿真外，虛擬原型環(huán)境在代碼執(zhí)行速度與精度的關(guān)系圖中形成一條直線。

盡管只需使用功能強(qiáng)大的臺(tái)式計(jì)算機(jī)就可以降低 HDL 仿真的速度限制，但這也有限制，設(shè)計(jì)人員總是想要更多。電子設(shè)計(jì)自動(dòng)化 （EDA） 社區(qū)的回應(yīng)是開發(fā)仿真。仿真器是一種專門的硬件，實(shí)際上提供了運(yùn)行 HDL 仿真的專用環(huán)境。這通常使用 FPGA 來(lái)實(shí)現(xiàn)。

使用 ISS、SystemC 模型和模擬一些外圍硬件的仿真器構(gòu)建的集成平臺(tái)打破常規(guī)，提供精確、高性能的執(zhí)行環(huán)境。運(yùn)行虛擬目標(biāo)和仿真可以更深入地了解硬件和軟件執(zhí)行線程，并實(shí)現(xiàn)更高效的調(diào)試和系統(tǒng)性能分析。

超越調(diào)試

嵌入式軟件開發(fā)人員傳統(tǒng)上專注于讓他們的代碼正常運(yùn)行。在最高抽象級(jí)別，這導(dǎo)致設(shè)備以符合設(shè)計(jì)規(guī)范的可預(yù)測(cè)方式響應(yīng)刺激。這并沒(méi)有改變，但開發(fā)人員的簡(jiǎn)介正在變得更廣泛。對(duì)軟件開發(fā)人員工作量的最重要補(bǔ)充是對(duì)功率的考慮。

低功耗設(shè)計(jì)之所以成為熱門話題，有幾個(gè)原因。雖然這在歷史上一直是硬件問(wèn)題，但今天的復(fù)雜設(shè)計(jì)為根據(jù)系統(tǒng)的當(dāng)前狀態(tài)、軟件和實(shí)時(shí)環(huán)境調(diào)整功耗提供了許多機(jī)會(huì)。該狀態(tài)由軟件確定；因此，電源管理正在成為一個(gè)軟件問(wèn)題。

使用虛擬原型在硬件可用性之前開發(fā)和調(diào)試電源管理代碼是一項(xiàng)艱巨的任務(wù)，但這正是我們所需要的。當(dāng)然，原則上都是可以的；硬件模擬可以得出功耗數(shù)據(jù)，并且可以測(cè)量CPU的實(shí)際功耗。這只是一個(gè)以有意義的方式將此信息傳達(dá)給軟件開發(fā)人員的問(wèn)題。

前進(jìn)的道路

任何認(rèn)為軟件和硬件開發(fā)是獨(dú)立活動(dòng)的想法都必須摒棄。好消息是，片上系統(tǒng) （SoC） 生產(chǎn)商現(xiàn)在認(rèn)識(shí)到需要先于芯片進(jìn)行嵌入式軟件開發(fā)。壞消息是，盡管傳統(tǒng)的 EDA 硬件工具可以通過(guò)仿真和仿真運(yùn)行嵌入式軟件，但它們并不關(guān)注嵌入式系統(tǒng)設(shè)計(jì)的關(guān)鍵問(wèn)題，包括操作系統(tǒng)上下文、多核和線程處理以及緩存考慮。

需要一種集成方法來(lái)提供設(shè)計(jì)為以良好協(xié)調(diào)的方式工作并以硬件和軟件團(tuán)隊(duì)都熟悉的方式呈現(xiàn)信息的工具。軟件開發(fā)人員必須能夠使用他們用來(lái)開發(fā)將在 FPGA 原型和具有集成技術(shù)的最終芯片上運(yùn)行的應(yīng)用程序所利用的相同本地工具更早地與硬件進(jìn)行交互。Mentor Embedded Platform 中提供了一種這樣的統(tǒng)一方法，它結(jié)合了 Mentor Graphics 的熟悉技術(shù)，例如使用 Vista 硬件調(diào)試和分析的虛擬原型設(shè)計(jì)以及用于軟件開發(fā)的 Sourcery CodeBench 集成開發(fā)環(huán)境 （IDE）。通過(guò)使用這個(gè)集成嵌入式平臺(tái)進(jìn)行早期軟件開發(fā)，開發(fā)人員可以使用虛擬和仿真硬件進(jìn)行性能分析，

這種跨學(xué)科的早期研究改進(jìn)了設(shè)計(jì)硬件并加速了 SoC 和嵌入式系統(tǒng)的軟件調(diào)試和啟動(dòng)。軟件開發(fā)人員和硬件工程師都同意這是朝著正確方向邁出的一步。

審核編輯：郭婷