FPGA高速收發(fā)器的高速Serdes均衡技術(shù)

高速Serdes均衡技術(shù)介紹

FPGA高速收發(fā)器的接收通道上有2種均衡模式：CTLE（連續(xù)時(shí)間線性均衡）和DFE（判決反饋均衡）。1連續(xù)時(shí)間線性均衡

CTLE（連續(xù)時(shí)間線性均衡）是一種應(yīng)用于接收的線性濾波器，可衰減低頻信號(hào)分量，放大奈奎斯特頻率附近的分量，并衰減更高頻率，這樣就抵消了通道的低通特性。如下圖所示，可以調(diào)整 CTLE 增益以優(yōu)化低頻衰減與高頻放大的比率。CTLE的缺點(diǎn)是放大高頻分量的同時(shí)噪聲和串?dāng)_也被放大。和上一篇提到的發(fā)送預(yù)加重一樣，兩者都通過(guò)反轉(zhuǎn)通道的低通特性來(lái)解決通道損耗的問題，所以它們的功能其實(shí)很相似。在GT wizard中選擇LPM 模式就是使用CTLE模式，F(xiàn)PGA里面的CTLE參數(shù)已經(jīng)是自動(dòng)調(diào)整了，不需要我們?nèi)ピO(shè)置。CTLE模式的功耗比DFE模式小10%-15%，在通道損耗小于12db時(shí)候建議使用LPM模式。板內(nèi)互聯(lián)情況下通道衰減基本上都小于12db，使用LPM模式是一個(gè)比較好的的選擇。

2判決反饋均衡

DFE（判決反饋均衡）是一種非線性均衡器，在上一篇文章里面我們提到發(fā)送數(shù)據(jù)在經(jīng)過(guò)有損通道后，高頻成分被衰減，帶來(lái)的影響是前一個(gè)bit數(shù)據(jù)污染了后來(lái)一個(gè)數(shù)據(jù)，引起了ISI（碼間干擾）。

DFE的解決思路是：如果我們知道前一個(gè)bit對(duì)后面幾個(gè)bit的影響有多大，在收到后面bit的時(shí)候把前面bit的影響去除，那就得到了干凈的數(shù)據(jù)。下圖中Rx框圖內(nèi)是DFE模塊的結(jié)構(gòu)。

這個(gè)是1個(gè)tap的判決反饋均衡器，Tx發(fā)送的數(shù)據(jù)是0-1-0， 經(jīng)過(guò)有損通道后因?yàn)镮SI的影響，我們可以看到圖中紅圈接收的0-1-0 波形有些畸變。我們假設(shè)前一個(gè)數(shù)據(jù)對(duì)后面的數(shù)據(jù)影響因素是10%。

DFE 模塊中的slicer切片器就是一個(gè)采樣保持器。串行數(shù)據(jù)經(jīng)過(guò)CDR后恢復(fù)出時(shí)鐘，時(shí)鐘會(huì)在數(shù)據(jù)的中心位置采樣數(shù)據(jù)。采樣數(shù)據(jù)1經(jīng)過(guò)延遲0.5個(gè)符號(hào)周期（UI）后，把采樣數(shù)據(jù)1乘0.1也就是衰減10%，在后續(xù)接收到數(shù)據(jù)0時(shí)候減去衰減10%的前一個(gè)接收數(shù)據(jù)1，這樣我們就消除了前面的數(shù)據(jù)1對(duì)后面數(shù)據(jù)0的影響。這就是判決-反饋的含義。

我們可能有些疑問為何延遲不是1個(gè)符號(hào)周期，而是0.5個(gè)符號(hào)周期？下圖是不使用DFE均衡，我們看到接收的眼圖比較小。

下圖是使用DFE均衡后，眼圖張開的比上圖要大，我們注意紅圈位置是數(shù)據(jù)的變化沿，DFE延遲0.5個(gè)UI，因此在下一個(gè)數(shù)據(jù)的變化沿處就開始減去前一個(gè)bit帶來(lái)的影響，而不是只在數(shù)據(jù)的采樣位置才起作用，這樣的效果是整個(gè)的眼圖都變大了，所以DFE的眼圖看起來(lái)有不連續(xù)性。

3DFE特點(diǎn)介紹

DFE的優(yōu)點(diǎn)：

1）DFE和CTLE相比不會(huì)放大噪聲和串?dāng)_，數(shù)據(jù)經(jīng)過(guò)衰減很大的通道后接收的數(shù)據(jù)信號(hào)幅度已經(jīng)很小了，這個(gè)時(shí)候高頻的噪聲和串?dāng)_對(duì)信號(hào)影響就會(huì)很大。

2）在高速收發(fā)器通過(guò)背板連接的應(yīng)用中，因?yàn)檫^(guò)孔和連接器阻抗不匹配引起反射，通道的衰減就像圖中淺綠的線，在某些頻率點(diǎn)衰減很大。在這種情況下CTLE的效果就比較差，DFE的效果就會(huì)比較好。

DFE的缺點(diǎn)：

1）設(shè)計(jì)DFE比CTLE難度大，這個(gè)是芯片設(shè)計(jì)的事情，我們不需要關(guān)心。

2）目前DFE的參數(shù)在FPGA中都是算法自動(dòng)調(diào)整，不需要我們?nèi)ピO(shè)置，但是我們能看出DFE有一個(gè)錯(cuò)誤傳播的特點(diǎn)，如果前面一個(gè)bit判斷錯(cuò)誤，DFE算法會(huì)在后面幾個(gè)bit中起到負(fù)面作用。在使用8B10B編碼的協(xié)議而且數(shù)據(jù)沒有加擾的情況下，如果線路上長(zhǎng)時(shí)間發(fā)送固定碼型會(huì)使得DFE自動(dòng)調(diào)整算法漂移，引起負(fù)面效果。因此在8B/10B編碼而且數(shù)據(jù)沒有加擾的協(xié)議里面是不建議使用DFE的。我們都知道更高速的協(xié)議使用的都是64B/66B或者128B/130B編碼，這種編碼下數(shù)據(jù)都是加擾的。而且速率高通道衰減也大，所以DFE一般用在這種場(chǎng)合。