芯耀輝科技展示在靜電保護(hù)方面的策略

引言

近年，隨著半導(dǎo)體工藝技術(shù)的持續(xù)發(fā)展，大量手機(jī)、物聯(lián)網(wǎng)、人工智能、高性能計(jì)算等領(lǐng)域所應(yīng)用的專業(yè)芯片陸續(xù)采用FinFET先進(jìn)工藝來實(shí)現(xiàn)，以滿足高性能設(shè)計(jì)需求。面對(duì)先進(jìn)工藝技術(shù)、高復(fù)雜度產(chǎn)品設(shè)計(jì)等方面的挑戰(zhàn)，如何保證產(chǎn)品達(dá)成靜電防護(hù)能力的需求指標(biāo)？本文將分享芯耀輝靜電防護(hù)團(tuán)隊(duì)的經(jīng)驗(yàn)及應(yīng)對(duì)策略。

先進(jìn)工藝帶來的挑戰(zhàn)

芯片級(jí)別的靜電防護(hù)，我們通常是指HBM（人體放電模式），MM（機(jī)器放電模式）和CDM（充電放電模式），其中MM在JESD22-A115標(biāo)準(zhǔn)中不再推薦測(cè)試。對(duì)于HBM/CDM傳統(tǒng)的設(shè)計(jì)方式是為被防護(hù)的內(nèi)部電路（例如Gate Oxide）添加靜電防護(hù)電路（例如GGNMOS ESD device），這些位于IO pad或者內(nèi)部電路的防護(hù)器件通常具備相比Gate oxide Breakdown Voltage（Vbox）較低的開啟電壓（Vt1），并留有一定的電壓安全余量，以保證內(nèi)部電路的安全，如下圖1所示。

圖1：GGNMOS TLP IV-Curve&防護(hù)窗口

如下圖2實(shí)際管腳的TLP IV curve圖所示，可以看到GGNMOS在Vt1=8V左右觸發(fā)防護(hù)，并且提供了It2=2.0A左右的防護(hù)能力，根據(jù)HBM靜電放電模型（R=1.5KΩ），大致可以推算等效HBM 3KV（2A*1.5K=3KV）的HBM靜電防護(hù)能力。

圖2：實(shí)測(cè)GGNMOS TLP IV-Curve

28nm以下的先進(jìn)工藝，器件channel length/oxide厚度持續(xù)縮減，對(duì)應(yīng)的Breakdown電壓也一再持續(xù)降低。過往0.35um~40nm工藝時(shí)代，無論IO器件或是相對(duì)脆弱的Core器件，盡管Vgs breakdown/Vds breakdown電壓持續(xù)走低，但其特性基本都延續(xù)了Vgs_bv> Vds_bv的趨勢(shì)，并且保留了一定的安全設(shè)計(jì)余量，使得靜電放電事件發(fā)生時(shí)，防護(hù)器件可以比被防護(hù)器件更先啟動(dòng)，達(dá)成保護(hù)被防護(hù)器件的功能。

圖3：成熟工藝節(jié)點(diǎn)Breakdown Voltage

（來源：Industry Council on ESD Target Levels）

圖4：FinFET高級(jí)工藝節(jié)點(diǎn)Breakdown Voltage

然而來到FinFET工藝時(shí)代，如圖4所示，Vds/Vgs Breakdown電壓不僅降低到3.0V附近，遠(yuǎn)低于65nm時(shí)代的6V，并且Vgs breakdown/Vds breakdown已經(jīng)非常接近，“安全余量”窗口消失不見了，這就使傳統(tǒng)的防護(hù)結(jié)構(gòu)特別是CDM防護(hù)受到了挑戰(zhàn)。

芯耀輝靜電防護(hù)設(shè)計(jì)團(tuán)隊(duì)基于測(cè)試結(jié)構(gòu)表現(xiàn)的實(shí)際Silicon數(shù)據(jù)、靜電防護(hù)和電路設(shè)計(jì)，通過防護(hù)器件選型、防護(hù)電路結(jié)構(gòu)調(diào)整等方面的共同創(chuàng)新，達(dá)到促進(jìn)防護(hù)器件提前Breakdown、降低被防護(hù)器件在放電發(fā)生時(shí)遭受的電壓降、恢復(fù)具備足夠余量的“安全窗口”，從而使得基于FinFET工藝的IP擁有了幾乎接近成熟工藝的表現(xiàn)，并且不會(huì)帶來漏電或者過大面積的開銷。

“TEST-TO-FAIL”的理念也深入貫徹在芯耀輝的靜電防護(hù)設(shè)計(jì)中。通常芯片級(jí)ESD測(cè)試按照J(rèn)EDEC或者AECQ-100的標(biāo)準(zhǔn)執(zhí)行完成后，出于測(cè)試芯片數(shù)量或者成本的考慮，靜電防護(hù)測(cè)試就算完成了。但芯耀輝靜電防護(hù)團(tuán)隊(duì)的測(cè)試方案不會(huì)止步于此，秉承“TEST-TO-FAIL”的理念，團(tuán)隊(duì)會(huì)盡力收集每類實(shí)測(cè)結(jié)構(gòu)的最大值。如圖5所示，例中的芯片CDM+500V下，某一管腳放電波形Ipeak可以達(dá)到6A。有些尺寸較小的芯片CDM+500V對(duì)應(yīng)的放電電流可能只有1~2A，如僅簡(jiǎn)單復(fù)用1~2A 的方案，6A 產(chǎn)品將無法達(dá)標(biāo)。得益于“TEST-TO-FAIL”的測(cè)試支出帶來的數(shù)據(jù)積累，靜電設(shè)計(jì)人員在項(xiàng)目開始之初就能選用合適的設(shè)計(jì)規(guī)格，確保IP開發(fā)的成功。

圖5：CDM測(cè)試電流

高度集成SoC的復(fù)雜度

所帶來的挑戰(zhàn)

先進(jìn)的SoC芯片不僅采用FinFET高級(jí)工藝以持續(xù)提升產(chǎn)品性能和競(jìng)爭(zhēng)優(yōu)勢(shì)，而且集成度、復(fù)雜度也越來越高，如圖6為芯耀輝科技的一款測(cè)試芯片Ball POD，就具備幾百個(gè)Ball。

ESD需要處理眾多不同Ball間跨電壓域的防護(hù)問題，相比單一器件級(jí)的產(chǎn)品會(huì)復(fù)雜很多。

圖6：測(cè)試芯片Ball POD

系統(tǒng)級(jí)靜電防護(hù)

設(shè)計(jì)帶來的挑戰(zhàn)

SoC芯片組裝系統(tǒng)后，按照IEC-61000-4-2標(biāo)準(zhǔn)進(jìn)行電子槍接觸放電或者空氣放電測(cè)試的時(shí)候，還會(huì)有芯片重啟、芯片管腳電路燒壞等現(xiàn)象出現(xiàn)，有些現(xiàn)象可以通過串聯(lián)外接電阻，并聯(lián)TVS防護(hù)器件解決。傳統(tǒng)的防護(hù)觀念認(rèn)為這是系統(tǒng)級(jí)別防護(hù)的問題，需要系統(tǒng)級(jí)別進(jìn)行優(yōu)化。但在芯片設(shè)計(jì)階段也應(yīng)有相應(yīng)的方式給予提升，比如在芯片F(xiàn)loorPlan設(shè)計(jì)階段，可以對(duì)于芯片敏感信號(hào)例如CLOCK/Reset信號(hào)進(jìn)行隔離，IO/ESD單元庫(kù)設(shè)計(jì)階段對(duì)特定管腳提高耐壓度等，可以使得系統(tǒng)級(jí)別實(shí)現(xiàn)達(dá)標(biāo)更為容易，這些需要靜電防護(hù)設(shè)計(jì)團(tuán)隊(duì)結(jié)合芯片級(jí)、封裝級(jí)、系統(tǒng)級(jí)等各設(shè)計(jì)階段給予考慮。

高速接口性能需求所帶來的靜電防護(hù)設(shè)計(jì)挑戰(zhàn)

先進(jìn)工藝的使用，使得高速接口設(shè)計(jì)指標(biāo)可以不斷攀升，ESD防護(hù)電路中過大的寄生電容將會(huì)使得電路帶寬受損，影響性能。實(shí)際設(shè)計(jì)中我們使用T-Coil防護(hù)結(jié)構(gòu)，ESD和模擬電路設(shè)計(jì)，經(jīng)過多次的迭代，在不損失靜電防護(hù)性能的情況下保證了電路帶寬性能的達(dá)標(biāo)，圖8展示了我們協(xié)同設(shè)計(jì)的效果。

圖7：High Speed Serial Link Data Rates and HBM Protection levels vs Capacitive Loading requirements

（來源：Industry Council on ESD Target Levels）

圖8：T-Coil結(jié)構(gòu)優(yōu)化前后仿真對(duì)比

完善而先進(jìn)的SoC靜電防護(hù)

設(shè)計(jì)方法和流程

大型復(fù)雜SoC項(xiàng)目的實(shí)現(xiàn)往往是由不同團(tuán)隊(duì)共同協(xié)作完成，從基礎(chǔ)的模塊設(shè)計(jì)到芯片頂層集成各開發(fā)節(jié)點(diǎn)，如何把靜電防護(hù)相關(guān)的各環(huán)節(jié)（如圖9所示）嵌入到整個(gè)項(xiàng)目的開發(fā)流程中，是一個(gè)巨大的挑戰(zhàn)。芯耀輝有完整的SoC靜電防護(hù)設(shè)計(jì)方法、流程和工具，讓各個(gè)設(shè)計(jì)團(tuán)隊(duì)可以逐層確保IP/Die/Chip的靜電防護(hù)能力，從而保證SoC Chip系統(tǒng)芯片靜電防護(hù)順利達(dá)標(biāo)。

圖9：SoC ESD設(shè)計(jì)流程環(huán)節(jié)

以實(shí)際設(shè)計(jì)為例，靜電防護(hù)設(shè)計(jì)工程師推薦的防護(hù)方案，在實(shí)際的電路實(shí)現(xiàn)中有可能會(huì)有偏差，如圖12所示，以致無法完全達(dá)到理想的防護(hù)效果。完善的防護(hù)流程則可以有效的避免此類偏差的出現(xiàn)。

圖10：推薦方案和實(shí)際實(shí)現(xiàn)之間的不符合

自主開發(fā)的靜電防護(hù)可靠性

設(shè)計(jì)的自動(dòng)檢查流程和工具

為應(yīng)對(duì)設(shè)計(jì)的高復(fù)雜度和巨大工作量，基于EDA工具的ESD自動(dòng)化檢查方案應(yīng)運(yùn)而生，芯耀輝科技ESD團(tuán)隊(duì)總結(jié)大量的量產(chǎn)實(shí)戰(zhàn)經(jīng)驗(yàn)后形成規(guī)則建議，并由公司CAD團(tuán)隊(duì)自主開發(fā)了ESD可靠性設(shè)計(jì)的自動(dòng)檢查流程方案，分別覆蓋：（1）電路級(jí)別檢查（2）版圖級(jí)別檢查（3）靜電防護(hù)通路寄生電阻（P2P）和電流密度檢查（CD）

圖11：自主開發(fā)的ESD可靠性設(shè)計(jì)自動(dòng)檢查流程方案

圖12是電流密度（CD）檢查的一條示例，以HBM 2KV為例，注入的ESD電流等效為1.33A，如果放電路徑Diode Metal寬度或者VIA個(gè)數(shù)不能支撐2KV需求，則會(huì)報(bào)出該處坐標(biāo)位置。另外需要提及的是，大封裝規(guī)模SoC芯片CDM 500V對(duì)應(yīng)的電流超過了6A，HBM 1.33A有時(shí)候并不能覆蓋CDM的要求，需要設(shè)定更大的注入電流，芯耀輝自行開發(fā)的CAD Flow可以根據(jù)實(shí)際需求賦予不同的激勵(lì)電流，以保證覆蓋規(guī)格要求。

圖12：CD path check示例

除了包含Chip level ESD/Latch-up相關(guān)的檢查和設(shè)計(jì)規(guī)則以外，在量產(chǎn)階段，ESD失效也經(jīng)常包含了RDL/Package等相關(guān)的設(shè)計(jì)問題而導(dǎo)致的靜電防護(hù)失效，芯耀輝的靜電防護(hù)設(shè)計(jì)團(tuán)隊(duì)也在這些方面積累了大量的失效分析和處理經(jīng)驗(yàn)。一些實(shí)際量產(chǎn)中的失效案例在相關(guān)文獻(xiàn)中也有過許多報(bào)道。

靜電防護(hù)防護(hù)規(guī)則自動(dòng)化檢查流程的建立，一方面使得靜電防護(hù)工程師免于人工檢查面對(duì)的巨大工作量，也使得集體經(jīng)驗(yàn)?zāi)軌虻靡苑e累和傳承，使得產(chǎn)品質(zhì)量能夠以精確的量化數(shù)據(jù)來支撐。

總結(jié)

靜電防護(hù)設(shè)計(jì)在之前一直被認(rèn)為是半導(dǎo)體設(shè)計(jì)中的煉金術(shù)和黑魔法，高度依賴實(shí)踐的經(jīng)驗(yàn)，但實(shí)際更需要扎實(shí)的理論支撐以及系統(tǒng)性的設(shè)計(jì)方法。大量的實(shí)際工藝器件的試驗(yàn)數(shù)據(jù)仍然是重要的靜電防護(hù)設(shè)計(jì)基礎(chǔ)；復(fù)雜的設(shè)計(jì)和需求使得靜電防護(hù)設(shè)計(jì)和模擬電路、硬件系統(tǒng)之間的聯(lián)合設(shè)計(jì)也越來越多，完善而先進(jìn)的SoC靜電防護(hù)設(shè)計(jì)方法和流程使得SoC設(shè)計(jì)的各團(tuán)隊(duì)能夠有明確的實(shí)現(xiàn)方法來保障芯片級(jí)及系統(tǒng)級(jí)的靜電防護(hù)能力；自動(dòng)化檢查的方法和流程作為實(shí)際測(cè)試數(shù)據(jù)、團(tuán)隊(duì)經(jīng)驗(yàn)的總結(jié)，使得芯片的靜電防護(hù)性能在Tapeout之前就具備扎實(shí)的設(shè)計(jì)理論數(shù)據(jù)作為支撐。

芯耀輝的靜電防護(hù)設(shè)計(jì)團(tuán)隊(duì)擁有完整的靜電防護(hù)解決方案，結(jié)合靜電防護(hù)技術(shù)、自動(dòng)化工具的檢查方法和流程、聯(lián)合設(shè)計(jì)的方法和流程，以保證芯片靜電防護(hù)的達(dá)標(biāo)。當(dāng)復(fù)雜度越來越高、速度越來越快的SoC設(shè)計(jì)給芯片設(shè)計(jì)帶來了巨大的挑戰(zhàn)，芯耀輝已經(jīng)具備為客戶提供解決先進(jìn)工藝下所涉及的各項(xiàng)挑戰(zhàn)的能力，用高質(zhì)量IP和完整的SoC前后端服務(wù)，幫助合作伙伴加速SoC開發(fā)，助力客戶SoC量產(chǎn)。

來源：芯耀輝科技