基于AD9280的高速采集電路設計方案

針對大帶寬采樣需求，設計了基于ＡＤ９２０８的高速采集電路，通過分析時鐘抖動，噪聲等因素對采集電路的影響，設計了相關電路，包括低抖動時鐘電路、模擬信號輸入電路、電源電路，并測試了在不同輸入頻率下，ＡＤ９２０８的無雜散動態(tài)范圍。

引言

數(shù)字接收機在合成孔徑雷達、無線電通信、以及儀器儀表等場合中占有重要地位。隨著電子產業(yè)的發(fā)展，數(shù)字接收機對采樣率、模擬信號輸入帶寬以及分辨率等要求越來越高，因此對模數(shù)轉換電路的設計要求更加嚴格。目前高速采樣系統(tǒng)設計達到Ｇｓｐｓ以上，除模數(shù)轉換器（ＡＤＣ）本身性能指標要求外，在外圍電路設計以及印刷電器板（ＰＣＢ）布線上都有很高的要求，相關芯片大部分由國外制造，國內正處于發(fā)展期，相關技術需求越來越高，因此對高帶寬、高分辨率的模數(shù)轉換電路研究具有重要的意義。

本文選用ＡＤＩ公司生產的３Ｇｓｐｓ、１４ＢｉｔＡＤＣ芯片ＡＤ９２０８，分析其性能參數(shù)以及相關影響因素，進行了采集電路設計，重點分析設計了時鐘電路、模擬信號輸入電和電源電路，保證時鐘、模擬信號輸入通道和電源滿足設計要求。

１采樣電路影響因素分析

信噪比是采樣電路最關鍵的性能指標，式（１）表示了信噪比與量化噪聲，熱噪聲和時鐘抖動的關系：

式中：ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ來源于時鐘電路；ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ來源于模擬信號輸入電路。

通過查詢ＡＤ９２０８技術手冊，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝５５ｆｓ，ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ＝０，ｆＡ ＝３ＧＨｚ，將其代入式（４）可得到在３ＧＨｚ理想模擬信號輸入條件下，理想的采樣電路信噪比σＳ／Ｎｉｄｅａ-ａｄｃ＝５９．６８ｄＢ。在采樣電路設計中，為提高信噪比性能，應盡可能減少時鐘抖動ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ和模擬信號輸入抖動ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ。

２采集電路分析與設計

采集電路設計以ＡＤ９２０８為核心，其結構如圖１所示，外部接口主要包括模擬信號輸入，采樣時鐘輸入，電源，以及ＳＥＲＤＥＳ傳輸所需要的時鐘和傳輸通道。

圖１ＡＤ９２０８結構示意圖

根據(jù)ＡＤ９２０８具體設計要求，設計的采集電路主要包括前端模擬輸入電路、時鐘電路、供電電路、數(shù)據(jù)接收電路和管理配置電路等，如圖２所示。據(jù)第１節(jié)所述，時鐘電路和模擬信號輸入電路至關重要，同時電源供電是保證電路工作的重要因素，本節(jié)將進行詳細分析和設計。

圖２采集電路原理示意圖

２．１時鐘電路分析與設計

高速ＡＤＣ需要１個低抖動的高頻采樣時鐘，通常由時鐘源和鎖相環(huán)（ＰＬＬ）電路產生，除選擇良好的時鐘源，ＰＬＬ電路的設計至關重要，高速ＡＤＣ需要的采樣時鐘帶寬較高，因此可采用２級ＰＬＬ結構，第１級ＰＬＬ環(huán)路濾波器帶寬較窄，濾除鑒相器輸出的諧波分量，為ＰＬＬ２提供了１個高精度、低相噪的參考時鐘，以期ＰＬＬ２為高速ＡＤＣ提供大帶寬、低抖動的采樣時鐘。ＰＬＬ級聯(lián)方式如圖３所示．式（５）表示了輸出頻率Ｆｏｕｔ和時鐘源頻率Ｆｒｅｆ的關系：

任何時鐘電路均會產生時鐘抖動，時鐘電路總抖動ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ包括時鐘源、ＰＬＬ電路、分頻電路等各種級聯(lián)電路抖動的均方根。ＡＤ９０２８在３Ｇ理性模擬信號下信噪比σＳ／Ｎｉｄｅａ-ａｄｃ ＝５９．６８ｄＢ，為保證設計要求，最終信噪比應在５３ｄＢ以上，將σＳ／Ｎ ＝ ５３ｄＢ，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝５５ｆｓ，ｆＡ ＝３ＧＨｚ，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝０，代入式（３）和式（４）可計算出ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ＝９５ｆｓ。因此在時鐘電路設計時應選擇時鐘抖動在９５ｆｓ以下的器件。

本設計中，為簡化電路，選擇Ｔｉ 公司的ＬＭＫ０４８２８，時鐘抖動為９０ｆｓ，滿足時鐘抖動要求。支持雙ＰＬＬ級聯(lián)工作模式，且Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２可自動配置，鎖定后時可以同時輸出多路時鐘，滿足ＡＤＣ采樣、數(shù)據(jù)發(fā)送和ＦＰＧＡ 數(shù)據(jù)接收的時鐘要求，保證時鐘同步。圖４為設計的時鐘電路原理框圖。

圖４時鐘電路原理框圖

２．２模擬信號輸入電路分析與設計

目前，用來驅動ＡＤＣ 的方案主要有變壓器和差分放大器２種。第一，變壓器是無源器件，不需要消耗功率，且一般認為它引入的噪聲是可忽略的。第二，差分放大器是有源器件，需要消耗能量，具有一定的諧波失真和較寬頻帶內的白噪聲，會降低ＡＤＣ的信噪比和有效分辨率。

本次設計模擬信號從同軸電纜接插件中輸入為單端信號，ＡＤ９２０８模擬輸入通道為差分形式，雖然放大器也能實現(xiàn)該功能，但變壓器為無源器件，并且具有電流隔離功能，帶寬更寬，功耗低，且不引入噪聲，對ＳＮＲ沒有影響。為滿足ＡＤ９２０８信號輸入帶寬，選用型號為ＢＡＬ－０００６ＳＭＧ的ＢＡＬＵＮ 射頻變壓器，阻抗５０Ω。

在將模擬信號轉換為差分信號后，需要進行阻抗匹配，根據(jù)ＡＤ９２０８輸入阻抗要求，設計的模擬信號輸入電路原理框圖如圖５所示。

圖５模擬信號調理框圖

２．３電源電路設計

高速ＡＤＣ電路設計中，要確保電源來源及目的端的電壓及電流滿足需求。一般會涉及多種電源，分布式電源架構往往更適合高速電路設計，即采用２級電源轉換，第１級電源的目的是獲得中間電源，同時為單板提供電源隔離保護，允許輸出較大的紋波和噪聲，第２級電源的目的是輸出器件所需要的電源，重點是限制輸出端的噪聲和紋波。如圖６所示。

圖６分布式電源框圖

通用的電源包括開關型ＤＣ－ＤＣ和低壓差線性穩(wěn)壓器（ＬＤＯ），開關型ＤＣ－ＤＣ效率高，能實現(xiàn)隔離保護，ＬＤＯ電源相對于ＤＣ－ＤＣ電源紋波小、穩(wěn)定性高，但輸出電流較小。顯然在分布式電源架構中，第１級適合采用開關型ＤＣ－ＤＣ，以提供隔離保護和更高的轉換效率，第２級電源采用ＬＤＯ電源，以提供精確的電壓和紋波抑制。在設計時，ＬＤＯ電源電路為器件直接供電，應注意輸出電壓精度、壓降、延時、散熱、紋波抑制（ＰＳＲＲ）等。以ＴＰＳ７Ａ９１為例，該器件在負載和溫度范圍內精度達１％，ＬＤＯ功耗為輸出電流與壓降的乘積，在滿足目的器件所需電壓的情況下，應盡可能減少壓降，其中包括合理降低輸入電壓，增加散熱以降低電源溫度，從而減少電源功耗，獲取更高效率。式（６）表示了壓降與額定電流的關系：

顯然降低壓降可以減少功耗，抑制紋波。因此在ＬＤＯ電源設計時，在滿足輸出電壓的要求下，應盡可能減少輸入電壓。

目前器件集成度越來越高，內部晶體管數(shù)量越來越大，受器件電源管腳數(shù)目限制，外部電源需給內部電路提供公共的供電節(jié)點，此時器件供電處的噪聲會通過內部電路傳播，影響器件內部工作穩(wěn)定包括晶振、ＰＬＬ、延時鎖相環(huán)（ＤＬＬ）的抖動特性，ＡＤ轉換電路的轉換精度，嚴重時甚至引起邏輯錯誤。器件供電引腳處的噪聲主要來源于電源本身輸出紋波，器件因邏輯轉換產生的瞬態(tài)電流，電源無法實時響應目的器件對電流需求的快速變化，信號通過過孔換層引起的電源噪聲。其中包括選用低紋波電源器件，在目的器件管腳處放置旁路電容作為電荷緩沖池以滿足器件對電流需求的快速變化，濾波以消除噪聲。

降低輸出噪聲ＶＯＵＴ（ｆ），需提高電源的紋波抑制和降低輸入噪聲。除選用高紋波抑制電源器件，還需要在電源參考電壓處增加合適的前饋電容。綜上，電容在電源電路中占有十分重要的地位。

電容的本質是儲存電荷和釋放電荷，因此作為電荷緩沖池容易滿足器件工作電壓不隨電流和功耗的劇烈變化而變化。同時電容阻抗Ｚ ＝１／（ｊωＣ），頻率不同，電容阻抗不同。高速設計中，電源噪聲往往占據(jù)不同的頻帶，且電容并不是純粹電容，同時包含電容分量和電阻分量，如圖７所示。

圖７電容分量示意圖

因此在選取不同電容增強濾波特性時，不僅考慮電容值，還應考慮封裝和材料不同影響的其他特性。以某廠家提供的０６０３封裝１μＦ，０６０３封裝０．０１μＦ，０４０２封裝０．０１μＦ阻抗曲線來分析，如圖８所示，顯然只選用０６０３封裝１μＦ和０６０３封裝０．０１μＦ并未拓寬低阻抗頻帶，選用０６０３封裝１μＦ和０４０２封裝０．０１μＦ可以拓寬低阻抗頻帶，并聯(lián)放置相同電容可以獲得更低阻抗。

圖８并聯(lián)阻抗圖

３驗證

在完成板卡基礎調試后，利用信號源產生步進１００ＭＨｚ的模擬信號，并將采集數(shù)據(jù)進行快速傅里葉變換（ＦＦＴ），圖９為１９２０ＭＨｚ模擬信號輸入下，計算得到的無雜散動態(tài)范圍，圖１０將各頻點得到的數(shù)據(jù)根據(jù)式（２）轉換為有效位數(shù)曲線，可以驗證電路采樣位數(shù)在９．６～１２ 位，發(fā)揮了ＡＤ９２０８性能，滿足設計要求，為后續(xù)數(shù)據(jù)處理提供了良好的平臺。

圖９ＦＦＴ數(shù)據(jù)圖

圖１０ＥＮＯＢ對照圖

４結束語

本文通過分析ＡＤＣ信噪比性能影響因素，明確時鐘抖動、信號輸入對提高ＡＤＣ性能有著重要的影響，詳細分析和設計了時鐘電路、模擬信號輸入電路和電源電路。最后通過輸入各頻點模擬信號測試，對比ＡＤ９２０８手冊提供的數(shù)據(jù)，驗證了采集電路性能，為后續(xù)數(shù)據(jù)處理打下了基礎。

作者：王德恒，劉文政

來源：艦船電子對抗