探討 PLL 合成器相位調(diào)整及系統(tǒng)級(jí)校準(zhǔn)算法

我們將探討 PLL 合成器相位調(diào)整、多個(gè)子陣列的可擴(kuò)展性以及系統(tǒng)級(jí)校準(zhǔn)算法。

PLL 合成器相位調(diào)整

所選的 PLL 合成器 IC 已被選中，以允許將相對(duì)采樣時(shí)鐘相位調(diào)整注入每個(gè)數(shù)字化器 IC。熱漂移以及由此產(chǎn)生的采樣時(shí)鐘和每個(gè) IC 的 SYSREF 之間的 PLL 相位漂移，通過(guò)創(chuàng)建一個(gè)反饋機(jī)制來(lái)補(bǔ)償，該機(jī)制確保每個(gè)數(shù)字化儀 IC 的第一個(gè)發(fā)送通道與第一個(gè)數(shù)字化儀 IC 的第一個(gè)發(fā)送通道相位對(duì)齊。為了實(shí)現(xiàn)這個(gè)反饋回路，每個(gè) IC 的第一個(gè)發(fā)送通道輸出一個(gè)信號(hào)，該信號(hào)將自己與其他發(fā)送通道區(qū)分開(kāi)來(lái)，如圖 1 所示。這四個(gè)信號(hào)被組合并發(fā)送到一個(gè)公共接收器，對(duì)于這個(gè)系統(tǒng)，它被標(biāo)記為 Rx0 。

圖 1. PLL 合成器相位調(diào)整功能允許每個(gè)數(shù)字化儀 IC 的第一個(gè)發(fā)送通道在子陣列上對(duì)齊。（來(lái)源：ADI）

獲得所有接收通道的同時(shí)接收數(shù)據(jù)，然后允許用戶應(yīng)用互相關(guān)技術(shù)并確定這四個(gè)發(fā)送通道之間的復(fù)雜相位偏移 Φ TxOffset。PLL 合成器 IC 在其中包含一個(gè)壓控振蕩器 （VCO），該振蕩器以頻率? VCO_PLL 運(yùn)行。

測(cè)得的相位偏移 Φ TxOffset然后與所需的 PLL 相位調(diào)整 Φ PLL_Adj和 RF 頻率?載波相關(guān)，使得：

使用這個(gè)公式，PLL 合成器相位可以調(diào)整一個(gè)新的已知量，以在所有電源周期的所有數(shù)字化儀 IC 之間建立一個(gè)共同的發(fā)送基線，如圖 2 所示。圖 2 中顯示的每個(gè)通道的空心圓圈對(duì)應(yīng)于第一個(gè)電源循環(huán)，而所有其他實(shí)心點(diǎn)對(duì)應(yīng)于隨后的電源循環(huán)。從該圖中可以看出，所有數(shù)字化儀 IC 的第一個(gè)（和第二個(gè)）信道化器的校準(zhǔn)發(fā)射相位偏移都是相位對(duì)齊的。在這種情況下，每個(gè)數(shù)字化儀 IC 的第二個(gè)通道化器也是對(duì)齊的，因?yàn)橄到y(tǒng)中的每個(gè) DAC 都使用了兩個(gè)通道化器。

在前面部分討論的 MCS 例程之前添加此 PLL 合成器相位調(diào)整步驟，從而通過(guò)強(qiáng)制系統(tǒng)具有相同的采樣時(shí)鐘-SYSREF 相位關(guān)系，在系統(tǒng)內(nèi)的所有感應(yīng)熱梯度上創(chuàng)建確定性相位，這表現(xiàn)為發(fā)送所有數(shù)字化儀 IC 的對(duì)齊基線。

圖 2. 通過(guò)調(diào)整 PLL 相位，用戶可以對(duì)齊所有數(shù)字化儀 IC 的第一個(gè)發(fā)送通道。（來(lái)源：ADI）

圖 3 顯示可以通過(guò)每個(gè) PLL 合成器芯片上的溫度測(cè)量單元 （TMU） 檢測(cè)到感應(yīng)熱梯度。從圖 3 左下角的藍(lán)色跡線可以看出，通過(guò)對(duì)系統(tǒng)施加不同的風(fēng)扇氣流，有意誘導(dǎo)整個(gè)平臺(tái)的溫度變化很大。然而，對(duì)每個(gè) IC 使用 PLL 相位調(diào)整表明，無(wú)論施加到電路板上的氣流如何，當(dāng)強(qiáng)制每個(gè)數(shù)字化儀 IC 的第一個(gè)發(fā)送通道器與每個(gè)通道對(duì)齊時(shí)，每個(gè)接收和發(fā)送通道的校準(zhǔn) NCO 相位偏移都是確定性的。其他。這可以通過(guò)觀察圖 3 中頂部?jī)蓚€(gè)圖上相同顏色的點(diǎn)的緊密簇來(lái)揭示，盡管在不同的功率循環(huán)期間施加到電路板的熱梯度不同。

圖 3. 與 PLL 相位調(diào)整功能結(jié)合使用的 MCS 功能演示了所有接收和發(fā)送通道的上電相位確定性，無(wú)論平臺(tái)上感應(yīng)的熱梯度如何。（來(lái)源：ADI）

圖 3 右下角顯示的是輪詢的數(shù)字化儀 IC 寄存器，它顯示了在應(yīng)用 PLL 合成器相位偏移后測(cè)得的 SYSREF-LEMC 相位關(guān)系。請(qǐng)注意，左下圖的橙色跡線表明，PLL 合成器相位調(diào)整完全補(bǔ)償了由不同感應(yīng)熱梯度引起的任何測(cè)量的非零 SYSREF 相位。

已經(jīng)測(cè)量了許多頻率，所有這些都表明了確定的接收和發(fā)射相位。為本文選擇的特定頻率如圖 4 所示，其選擇是為了在使用參考時(shí)鐘或 LEMC 的非整數(shù)倍數(shù)時(shí)在許多感應(yīng)熱梯度上展示 MCS。

圖 4. 選擇本文中使用的 RF 頻率來(lái)演示各種時(shí)鐘源上的 MCS 功能，包括參考時(shí)鐘和 LEMC 的非整數(shù)倍數(shù)。（來(lái)源：ADI）

對(duì)多個(gè)子陣列的可擴(kuò)展性

本文中顯示的數(shù)據(jù)主要關(guān)注子陣列級(jí)別的 MCS 性能，但還需要確保這些同步功能在更大的陣列級(jí)別和跨多個(gè)子陣列的情況下是可實(shí)現(xiàn)的。為了實(shí)現(xiàn)這種更高級(jí)別的同步，需要一個(gè)陣列級(jí)時(shí)鐘樹(shù)來(lái)確保 SYSREF 請(qǐng)求到第 1 部分中圖 1 中所示的每個(gè)子陣列同步到達(dá)每個(gè)子陣列的時(shí)鐘緩沖器 IC。然后，給定此標(biāo)準(zhǔn)，每個(gè)子陣列可以如前所述發(fā)出所需的 SYSREF 和 BBP 時(shí)鐘，以便這些信號(hào)在更大陣列上的相同采樣時(shí)鐘周期內(nèi)到達(dá)子陣列數(shù)字化儀 IC 和 BBP。這種陣列級(jí)時(shí)鐘樹(shù)要求分配給每個(gè)子陣列的時(shí)鐘具有必要的延遲調(diào)整塊，以實(shí)現(xiàn)向每個(gè)下游子陣列時(shí)鐘芯片 IC 的同步 SYSREF 請(qǐng)求分配。以這種方式，連接到多個(gè)子陣列的多個(gè) BBP 最終被同步。

系統(tǒng)級(jí)校準(zhǔn)算法

雖然前面部分中顯示的 MCS 算法確實(shí)為每個(gè)接收和發(fā)送通道提供了上電確定性相位，但由于通道之間的 RF 前端走線長(zhǎng)度存在任何差異，這些相位不一定在 RF 域內(nèi)的所有通道中相位對(duì)齊。 因此，雖然 MCS 算法確實(shí)簡(jiǎn)化了陣列校準(zhǔn)過(guò)程，但仍然需要進(jìn)行系統(tǒng)級(jí)校準(zhǔn)程序來(lái)校準(zhǔn)系統(tǒng)內(nèi)每個(gè) RF 通道的相位。

因此，除了執(zhí)行 MCS 算法之外，還需要開(kāi)發(fā)一種有效的系統(tǒng)級(jí)校準(zhǔn)算法。本文的系統(tǒng)級(jí)校準(zhǔn)方法利用特定的基帶波形，完全獨(dú)立，無(wú)需任何外部設(shè)備。本文中描述的系統(tǒng)能夠?qū)为?dú)的基帶波形注入平臺(tái)上的每個(gè)信道器。利用這一功能，由每個(gè)發(fā)射信道器的一個(gè)周期脈沖組成的基帶波形被注入子陣列，如圖 5 的左下角所示。因此，每個(gè)發(fā)射信道器僅輸出一個(gè)脈沖。然而，波形在所有發(fā)射信道器上是交錯(cuò)的，因此在整個(gè)系統(tǒng)中一次只輸出一個(gè)單周期脈沖。

圖 5. 系統(tǒng)級(jí)校準(zhǔn)算法與 MCS 結(jié)合使用，以快速實(shí)現(xiàn)系統(tǒng)中所有接收和發(fā)送通道的對(duì)齊。（來(lái)源：ADI）

然后沿第一列（對(duì)應(yīng)于 Rx0）垂直分析該數(shù)據(jù)以定位 Tx0 通道化器脈沖，如圖 5 右下角的頂部子圖所示。識(shí)別 Tx0 脈沖后，所有其他脈沖位置都是已知的計(jì)算每個(gè)脈沖上升沿的復(fù)相位并將其保存為一個(gè) 1×16 矢量，該矢量對(duì)應(yīng)于整個(gè)系統(tǒng)中所有傳輸通道中存在的測(cè)量相位偏移。有了這些知識(shí)，并使用 Tx0 作為基線參考，所有發(fā)射通道的復(fù)雜相位都將根據(jù)測(cè)量的偏移量進(jìn)行修改。

類似地，由于相同的組合信號(hào)被發(fā)送到所有接收通道，然后沿矩陣水平分析數(shù)據(jù)（查看所有接收通道）。然后相對(duì)于 Rx0 測(cè)量所有接收通道的復(fù)雜相位，并將其保存到與系統(tǒng)中存在的測(cè)量接收相位偏移相對(duì)應(yīng)的 1×16 矢量。然后在整個(gè)子陣列中調(diào)整接收 NCO 復(fù)相位，以使所有通道相對(duì)于 Rx0 進(jìn)行相位對(duì)齊，如圖 6 中所有 16 個(gè)接收通道的同相 （I） 和正交相位 （Q） ADC 代碼所示?？赡軙?huì)注意到，雖然圖 6 中的圖對(duì)所有通道進(jìn)行了相位對(duì)齊，但它不一定對(duì)所有通道進(jìn)行幅度對(duì)齊。然而，使用這些數(shù)字化儀 IC 上現(xiàn)在存在的片上有限脈沖響應(yīng) （FIR） 濾波器，

圖 6. 16 通道接收 I&Q 相位對(duì)齊是在 MCS 和獨(dú)立的系統(tǒng)級(jí)校準(zhǔn)算法的幫助下實(shí)現(xiàn)的。（來(lái)源：ADI）

這種系統(tǒng)級(jí)校準(zhǔn)算法目前在 MATLAB? 中實(shí)現(xiàn)，大約需要三秒鐘才能完成。但是，如果以硬件描述語(yǔ)言 （HDL） 實(shí)現(xiàn)，則可以進(jìn)一步減少此校準(zhǔn)時(shí)間，同時(shí)保持完全獨(dú)立的算法。此外，依靠 MCS 算法，如果系統(tǒng)頻率和幅度在啟動(dòng)時(shí)已知，用戶可以從查找表中加載相位偏移值，而無(wú)需進(jìn)行此系統(tǒng)級(jí)校準(zhǔn)方法中描述的測(cè)量。在這種情況下，系統(tǒng)級(jí)校準(zhǔn)方法可用于填充在工廠校準(zhǔn)期間保存到查找表中的相位偏移。

結(jié)論

使用四個(gè) Analog Devices 的AD9081 MxFETM IC 作為子陣列的主干，已經(jīng)證明了成功的 MCS 工藝。借助四個(gè)ADF4371 PLL 合成器內(nèi)的相位調(diào)整模塊來(lái)補(bǔ)償整個(gè)平臺(tái)的熱梯度。一個(gè)HMC7043時(shí)鐘 IC 用于分配 JESD204C 接口所需的 SYSREF 和 BBP 時(shí)鐘。AD9081 中的 MCS 算法可簡(jiǎn)化系統(tǒng)級(jí)校準(zhǔn)，并為系統(tǒng)中存在的多個(gè)頻率和熱梯度提供上電確定性相位。還提出了一種有效的系統(tǒng)級(jí)校準(zhǔn)算法，用于在工廠校準(zhǔn)期間填充 LUT，從而顯著縮短系統(tǒng)啟動(dòng)時(shí)間。該平臺(tái)如圖 7 所示，稱為 Quad-MxFE。該系統(tǒng)可從 ADI 公司購(gòu)買(mǎi)。這項(xiàng)工作適用于任何相控陣?yán)走_(dá)、電子戰(zhàn)、儀器儀表或 5G 平臺(tái)中存在的任何多通道系統(tǒng)

參考

1 德?tīng)柇偹??！?JESD204C 入門(mén)：有哪些新內(nèi)容和內(nèi)容適合您——第 1 部分?！?模擬對(duì)話，卷。53，第 2 號(hào)，2019 年 6 月。

2 德?tīng)柇偹??！?JESD204C 入門(mén)：有哪些新內(nèi)容和內(nèi)容適合您——第 2 部分?！?模擬對(duì)話，卷。53，第 3 號(hào)，2019 年 7 月。

Mike Jones是 ADI 公司的首席電氣設(shè)計(jì)工程師，在北卡羅來(lái)納州格林斯伯勒的航空航天和國(guó)防業(yè)務(wù)部門(mén)工作。他于 2016 年加入 ADI。從 2007 年到 2016 年，他在北卡羅來(lái)納州威爾明頓的通用電氣工作，擔(dān)任微波光子設(shè)計(jì)工程師，專注于核工業(yè)的微波和光學(xué)解決方案。他于 2004 年獲得北卡羅來(lái)納州立大學(xué)的 BSEE 和 BSPE，并于 2006 年獲得北卡羅來(lái)納州立大學(xué)的 MSEE?？梢酝ㄟ^(guò) Michael.Jones@analog.com 與他聯(lián)系。

Michael Hennerich于 2004 年加入 ADI。作為一名系統(tǒng)和應(yīng)用設(shè)計(jì)工程師，他從事各種基于 DSP/FPGA 和嵌入式處理器的應(yīng)用和參考設(shè)計(jì)。Michael 現(xiàn)在在德國(guó)慕尼黑的 System Development Group （SDG） 擔(dān)任開(kāi)源系統(tǒng)工程經(jīng)理。在這個(gè)職位上，他領(lǐng)導(dǎo) ADI 的設(shè)備驅(qū)動(dòng)程序和內(nèi)核開(kāi)發(fā)團(tuán)隊(duì)，為各種混合信號(hào) IC 產(chǎn)品和 HDL 接口內(nèi)核開(kāi)發(fā)設(shè)備驅(qū)動(dòng)程序。他擁有碩士學(xué)位。計(jì)算機(jī)工程學(xué)位和Dipl.-Ing。（FH） 羅伊特林根大學(xué)電子和信息技術(shù)學(xué)位。可以通過(guò) Michael.Hennerich@analog.com 與他聯(lián)系。

Peter Delos是位于北卡羅來(lái)納州格林斯伯勒的 ADI 公司航空航天和國(guó)防事業(yè)部的技術(shù)主管。他于 1990 年獲得弗吉尼亞理工大學(xué)電氣工程學(xué)士學(xué)位，并于 2004 年獲得新澤西理工學(xué)院電氣工程碩士學(xué)位。Peter 擁有超過(guò) 25 年的行業(yè)經(jīng)驗(yàn)。他職業(yè)生涯的大部分時(shí)間都花在設(shè)計(jì)架構(gòu)級(jí)、PWB 級(jí)和 IC 級(jí)的高級(jí)射頻/模擬系統(tǒng)上。他目前專注于小型化用于相控陣應(yīng)用的高性能接收器、波形發(fā)生器和合成器設(shè)計(jì)?？梢酝ㄟ^(guò) Peter.Delos@analog.com 與他聯(lián)系。