0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
电子发烧友
开通电子发烧友VIP会员 尊享10大特权
海量资料免费下载
精品直播免费看
优质内容免费畅学
课程9折专享价
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

如何尋找時序路徑的起點(diǎn)與終點(diǎn)

FPGA技術(shù)江湖 ? 來源:FPGA技術(shù)江湖 ? 作者:FPGA技術(shù)江湖 ? 2022-05-04 17:13 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

今天看《集成電路時序分析與建?!分锌吹竭@么一個知識點(diǎn),覺得有點(diǎn)意思,就記錄下來,與大家一起分享。

先看 如下電路圖:

ca813046-c471-11ec-bce3-dac502259ad0.jpg

左邊的電路圖是需要分析的電路,我們的目的是要對此電路進(jìn)行時序分析,那首先要找到該電路需要分析的時序路徑,既然找路徑,那找到時序分析的起點(diǎn)與終點(diǎn)即可。

尋找時序路徑的起點(diǎn)和終點(diǎn)的原則如下:

起點(diǎn):

設(shè)計邊界的數(shù)據(jù)輸入端口信號輸入端口;如上圖右邊的I0,I1;

時序元件(一般指DFF)的輸出,例如上圖右邊的11,13,15;

存儲單元的數(shù)據(jù)輸出,其實(shí)這和第2條一致,時序單元也是存儲單元,例如DFF,但這里的存儲單元一般指存儲器,例如RAM等;

終點(diǎn):

時序單元的數(shù)據(jù)輸入,例如上圖右邊的10,12,14;

存儲單元的數(shù)據(jù)輸入,類似于時序單元,但更多指存儲器等,例如RAM等;

設(shè)計邊界的輸出Q0,Q1,Q2;

根據(jù)上述原則即可得到,時序分析的起點(diǎn)(最左邊)和終點(diǎn)(最右邊):

ca955de6-c471-11ec-bce3-dac502259ad0.jpg

時序路徑

中間經(jīng)過的節(jié)點(diǎn)都可認(rèn)為是延遲單元。

實(shí)際進(jìn)行時序分析時,可不必每次都這么轉(zhuǎn)換,但是不得不說,這種理論化的方式可以讓你的分析更具理論支撐,見多了熟悉了之后便可更快速的識別時序路徑。這是分析的第一步,祝入門快樂。

審核編輯 :李倩

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 集成電路
    +關(guān)注

    關(guān)注

    5422

    文章

    12028

    瀏覽量

    368142
  • 時序
    +關(guān)注

    關(guān)注

    5

    文章

    397

    瀏覽量

    37921

原文標(biāo)題:【靜態(tài)時序分析】如何尋找時序路徑的起點(diǎn)與終點(diǎn)

文章出處:【微信號:HXSLH1010101010,微信公眾號:FPGA技術(shù)江湖】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 0人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點(diǎn)推薦

    FPGA時序約束之設(shè)置時鐘組

    Vivado中時序分析工具默認(rèn)會分析設(shè)計中所有時鐘相關(guān)的時序路徑,除非時序約束中設(shè)置了時鐘組或false路徑。使用set_clock_gro
    的頭像 發(fā)表于 04-23 09:50 ?396次閱讀
    FPGA<b class='flag-5'>時序</b>約束之設(shè)置時鐘組

    一文詳解Vivado時序約束

    Vivado的時序約束是保存在xdc文件中,添加或創(chuàng)建設(shè)計的工程源文件后,需要創(chuàng)建xdc文件設(shè)置時序約束。時序約束文件可以直接創(chuàng)建或添加已存在的約束文件,創(chuàng)建約束文件有兩種方式:Constraints Wizard和Edit T
    的頭像 發(fā)表于 03-24 09:44 ?3478次閱讀
    一文詳解Vivado<b class='flag-5'>時序</b>約束

    AXI握手時序優(yōu)化—pipeline緩沖器

    skid buffer(pipeline緩沖器)介紹 ??解決ready/valid兩路握手的時序困難,使路徑流水線化。 ??只關(guān)心valid時序參考這篇寫得很好的博客鏈接:?握手協(xié)議(pvld
    的頭像 發(fā)表于 03-08 17:10 ?537次閱讀
    AXI握手<b class='flag-5'>時序</b>優(yōu)化—pipeline緩沖器

    集成電路設(shè)計中靜態(tài)時序分析介紹

    Analysis,STA)是集成電路設(shè)計中的一項(xiàng)關(guān)鍵技術(shù),它通過分析電路中的時序關(guān)系來驗(yàn)證電路是否滿足設(shè)計的時序要求。與動態(tài)仿真不同,STA不需要模擬電路的實(shí)際運(yùn)行過程,而是通過分析電路中的各個時鐘路徑、信號傳播延遲等信息來評
    的頭像 發(fā)表于 02-19 09:46 ?603次閱讀

    億緯鋰能榮獲雙項(xiàng)起點(diǎn)金鼎獎

    近日,由起點(diǎn)鋰電主辦的“2024第十屆起點(diǎn)金鼎獎頒獎典禮”在深圳舉行。億緯鋰能憑借在輕型動力電池領(lǐng)域的卓越表現(xiàn)和創(chuàng)新技術(shù),榮獲“2024中國輕型動力電池年度影響力企業(yè)”和“2024中國兩輪車電池年度影響力企業(yè)”兩項(xiàng)起點(diǎn)金鼎獎。
    的頭像 發(fā)表于 11-18 14:31 ?534次閱讀

    使用霍爾效應(yīng)傳感器針對篡改和移動終點(diǎn)位置檢測實(shí)現(xiàn)限制檢測

    電子發(fā)燒友網(wǎng)站提供《使用霍爾效應(yīng)傳感器針對篡改和移動終點(diǎn)位置檢測實(shí)現(xiàn)限制檢測.pdf》資料免費(fèi)下載
    發(fā)表于 09-10 10:06 ?0次下載
    使用霍爾效應(yīng)傳感器針對篡改和移動<b class='flag-5'>終點(diǎn)</b>位置檢測實(shí)現(xiàn)限制檢測

    DDR4時序參數(shù)介紹

    DDR4(Double Data Rate 4)時序參數(shù)是描述DDR4內(nèi)存模塊在執(zhí)行讀寫操作時所需時間的一組關(guān)鍵參數(shù),它們直接影響到內(nèi)存的性能和穩(wěn)定性。以下是對DDR4時序參數(shù)的詳細(xì)解釋,涵蓋了主要的時序參數(shù)及其功能。
    的頭像 發(fā)表于 09-04 14:18 ?7125次閱讀

    鎖存器的基本輸出時序

    在深入探討鎖存器的輸出時序時,我們需要詳細(xì)分析鎖存器在不同控制信號下的行為表現(xiàn),特別是控制信號(如使能信號E)的電平變化如何影響數(shù)據(jù)輸入(D)到輸出(Q)的傳輸過程。以下是對鎖存器輸出時序的詳細(xì)描述,旨在全面覆蓋其工作原理和時序
    的頭像 發(fā)表于 08-30 10:43 ?1141次閱讀

    時序邏輯電路有記憶功能嗎

    時序邏輯電路確實(shí)具有記憶功能 。這一特性是時序邏輯電路與組合邏輯電路的本質(zhì)區(qū)別之一。
    的頭像 發(fā)表于 08-29 10:31 ?1577次閱讀

    時序邏輯電路的功能表示方法有哪些

    時序邏輯電路是數(shù)字電路中的一種重要類型,其特點(diǎn)是電路的輸出不僅取決于當(dāng)前的輸入,還取決于電路的狀態(tài)。時序邏輯電路廣泛應(yīng)用于計算機(jī)、通信、控制等領(lǐng)域。 1. 引言 在數(shù)字電路設(shè)計中,時序邏輯電路是實(shí)現(xiàn)
    的頭像 發(fā)表于 08-28 11:41 ?1461次閱讀

    時序邏輯會產(chǎn)生鎖存器嗎

    時序邏輯電路本身并不直接“產(chǎn)生”鎖存器,但鎖存器是時序邏輯電路中的重要組成部分。時序邏輯電路(Sequential Logic Circuits)與組合邏輯電路(Combinational
    的頭像 發(fā)表于 08-28 11:03 ?882次閱讀

    FPGA電源時序控制

    電子發(fā)燒友網(wǎng)站提供《FPGA電源時序控制.pdf》資料免費(fèi)下載
    發(fā)表于 08-26 09:25 ?0次下載
    FPGA電源<b class='flag-5'>時序</b>控制

    深度解析FPGA中的時序約束

    建立時間和保持時間是FPGA時序約束中兩個最基本的概念,同樣在芯片電路時序分析中也存在。
    的頭像 發(fā)表于 08-06 11:40 ?1378次閱讀
    深度解析FPGA中的<b class='flag-5'>時序</b>約束

    時序邏輯電路包括什么器件組成

    時序邏輯電路是一種數(shù)字電路,它根據(jù)輸入信號和電路內(nèi)部狀態(tài)的變化產(chǎn)生輸出信號。時序邏輯電路廣泛應(yīng)用于計算機(jī)、通信、控制等領(lǐng)域。 一、時序邏輯電路概述 時序邏輯電路是一種動態(tài)邏輯電路,其輸
    的頭像 發(fā)表于 07-30 15:02 ?2392次閱讀

    起點(diǎn),經(jīng)過點(diǎn),終點(diǎn),三點(diǎn)xyz,畫三維圓弧。

    大家好!已知,起點(diǎn),經(jīng)過點(diǎn),終點(diǎn),三點(diǎn)xyz,畫三維圓弧。在三維圖片框里面畫。該如何實(shí)現(xiàn)?甚至三維點(diǎn),直線,圓弧,圓。都可以畫。
    發(fā)表于 07-17 21:33

    電子發(fā)燒友

    中國電子工程師最喜歡的網(wǎng)站

    • 2931785位工程師會員交流學(xué)習(xí)
    • 獲取您個性化的科技前沿技術(shù)信息
    • 參加活動獲取豐厚的禮品