FPGA設(shè)計(jì)方法優(yōu)于ASIC的一些優(yōu)勢

一旦僅用于膠合邏輯，FPGA已經(jīng)發(fā)展到可以在單個(gè)器件上構(gòu)建片上系統(tǒng)（SoC）設(shè)計(jì)的程度。門和功能的數(shù)量急劇增加，以與傳統(tǒng)上僅通過ASIC設(shè)備提供的功能相競爭。本文介紹了FPGA設(shè)計(jì)方法優(yōu)于ASIC的一些優(yōu)勢，包括早期上市，輕松過渡到結(jié)構(gòu)化ASIC，以及降低NRE成本。

隨著FPGA器件在資源和性能方面的進(jìn)步，最新FPGA已經(jīng)開始提供可以輕松定制的“平臺(tái)”解決方案，用于系統(tǒng)連接，DSP和/或數(shù)據(jù)處理應(yīng)用。隨著平臺(tái)解決方案變得越來越重要，領(lǐng)先的FPGA供應(yīng)商正在提出易于使用的設(shè)計(jì)開發(fā)工具。

這些平臺(tái)構(gòu)建工具通過自動(dòng)化可編程芯片（SOPC）開發(fā)系統(tǒng)的系統(tǒng)定義和集成階段，加快了產(chǎn)品上市時(shí)間。這些工具不僅可以提高設(shè)計(jì)效率，還可以降低從第三方EDA供應(yīng)商處購買這些工具的成本。使用這些工具，系統(tǒng)設(shè)計(jì)人員可以在一個(gè)工具內(nèi)定義一個(gè)完整的系統(tǒng)，從硬件到軟件，并在傳統(tǒng)的片上系統(tǒng)（SOC）設(shè)計(jì)的一小部分時(shí)間內(nèi)定義。

DSP設(shè)計(jì)

可編程邏輯器件中的DSP系統(tǒng)設(shè)計(jì)需要高級算法和硬件描述語言（HDL）開發(fā)工具。主要的FPGA供應(yīng)商提供DSP構(gòu)建工具，將Matlab和Simulink的算法開發(fā)，仿真和驗(yàn)證功能與綜合，仿真和布局布線相結(jié)合。

這些工具可幫助設(shè)計(jì)人員在算法友好的開發(fā)環(huán)境中創(chuàng)建DSP設(shè)計(jì)的硬件表示，從而縮短DSP設(shè)計(jì)周期?，F(xiàn)有的Matlab功能和Simulink模塊可以與FPGA供應(yīng)商模塊和供應(yīng)商知識(shí)產(chǎn)權(quán)（IP）功能相結(jié)合，將系統(tǒng)級設(shè)計(jì)和實(shí)現(xiàn)與DSP算法開發(fā)聯(lián)系起來。這允許系統(tǒng)，算法和硬件設(shè)計(jì)人員共享一個(gè)共同的開發(fā)平臺(tái)。

設(shè)計(jì)人員可以在采樣時(shí)間內(nèi)創(chuàng)建在Simulink中建模的系統(tǒng)的硬件實(shí)現(xiàn)。DSP工具包含位和周期精確的Simulink模塊，涵蓋算術(shù)或存儲(chǔ)功能等基本操作。借助此類工具的可用性，設(shè)計(jì)人員能夠在手動(dòng)編寫RTL所花費(fèi)的時(shí)間的一小部分時(shí)間內(nèi)生成和優(yōu)化算法設(shè)計(jì)。

IP集成

隨著數(shù)百萬門FPGA的出現(xiàn)，為了提高效率，設(shè)計(jì)人員必須盡可能地利用IP。第三方IP的集成并不容易執(zhí)行，因?yàn)楸仨汄?yàn)證IP到目標(biāo)技術(shù)，然后確保IP符合區(qū)域和性能規(guī)范。

但是對于FPGA，供應(yīng)商自己會(huì)在驗(yàn)證第三方和內(nèi)部開發(fā)的IP區(qū)域和性能方面遇到麻煩?；谄脚_(tái)的設(shè)計(jì)的最大優(yōu)勢是它支持專有邏輯與第三方IP的集成。

任何片上系統(tǒng)FPGA的挑戰(zhàn)都是驗(yàn)證包括處理器內(nèi)核，第三方IP和專有邏輯在內(nèi)的整個(gè)系統(tǒng)的功能。要執(zhí)行此類驗(yàn)證以及高速模擬器，驗(yàn)證工程師還需要一整套驗(yàn)證工具。為了支持系統(tǒng)驗(yàn)證，F(xiàn)PGA設(shè)計(jì)方法支持形式驗(yàn)證和靜態(tài)時(shí)序分析。

工具支持

FPGA設(shè)計(jì)流程支持使用第三方EDA工具執(zhí)行設(shè)計(jì)流程任務(wù)，例如靜態(tài)時(shí)序分析，形式驗(yàn)證和RTL以及門級仿真。

傳統(tǒng)上，F(xiàn)PGA設(shè)計(jì)和PCB設(shè)計(jì)由不同的設(shè)計(jì)團(tuán)隊(duì)使用多個(gè)EDA工具和流程單獨(dú)完成。這可能會(huì)產(chǎn)生板級連接和時(shí)序收斂的挑戰(zhàn)，這可能會(huì)影響設(shè)計(jì)人員的性能和上市時(shí)間。新的EDA工具將PCB解決方案和FPGA供應(yīng)商設(shè)計(jì)工具結(jié)合在一起，有助于在FPGA上實(shí)現(xiàn)FPGA的平滑集成。

過渡到結(jié)構(gòu)化ASIC

當(dāng)對FPGA部件的需求增加時(shí)，F(xiàn)PGA供應(yīng)商提供了一種全面的ASIC替代方案，稱為結(jié)構(gòu)化ASICs 提供從原型到大批量生產(chǎn)的完整解決方案，并保持其等效FPGA的強(qiáng)大功能和高性能架構(gòu)，并消除了可編程性。結(jié)構(gòu)化ASIC解決方案不僅可以提高性能，還可以顯著降低成本。

隨著FPGA領(lǐng)域新技術(shù)的出現(xiàn)，設(shè)計(jì)公司可以選擇ASIC以外的選項(xiàng)。隨著掩模成本接近100萬美元的價(jià)格標(biāo)簽，并且NRE成本接近另一百萬美元，很難證明ASIC的單位體積較小。另一方面，F(xiàn)PGA提高了在芯片上構(gòu)建系統(tǒng)的能力，該芯片具有超過百萬的ASIC等效門和幾兆位的片上RAM。對于大批量生產(chǎn)，結(jié)構(gòu)化ASIC解決方案將ASIC的成本優(yōu)勢與FPGA的低風(fēng)險(xiǎn)解決方案相結(jié)合。

審核編輯 ：李倩