如何最大限度減小輸出電容的數(shù)量和尺寸

電源輸出電容一般是100 nF至100 μF的陶瓷電容，它們耗費(fèi)資金，占用空間，而且，在遇到交付瓶頸的時(shí)候還會(huì)難以獲得。所以，如何最大限度減小輸出電容的數(shù)量和尺寸，這個(gè)問題反復(fù)被提及。

輸出電容造成的影響

論及此問題，輸出電容的兩種影響至關(guān)重要：對(duì)輸出電壓紋波的影響，以及在負(fù)載瞬變后對(duì)輸出電壓的影響。

首先，我們來看一看輸出電容這個(gè)詞。這些電容一般安裝在電源的輸出端。但是，許多電力負(fù)載（電力消耗對(duì)象），例如FPGA，都需要使用一定數(shù)量的輸入電容。圖1顯示的是一種典型的包含負(fù)載和FPGA的電源設(shè)計(jì)。如果在電路板上，電壓生成電路和耗電電路之間的距離非常短，那么電源輸出電容和負(fù)載輸入電容之間的界限就會(huì)變得非常模糊。

圖1. LTC3311 開關(guān)穩(wěn)壓器，包含所連接的FPGA對(duì)應(yīng)的輸出電容和輸入電容。

通常需要利用某種物理分隔方法來加以區(qū)分，而這會(huì)導(dǎo)致產(chǎn)生大量寄生電感（Llayout）。

電源輸出端的電容形成決定了降壓型（降壓）開關(guān)穩(wěn)壓器的電壓紋波。此時(shí)，經(jīng)驗(yàn)法則適用：輸出紋波電壓等于電感紋波電流 X 輸出電容的電阻。

這個(gè)電阻ZCout由電容的大小和數(shù)量，以及等效串聯(lián)電阻（ESR）和等效串聯(lián)電感（ESL）組成。如果電源輸出端只有一個(gè)電容，此公式高度適用。如果是更為復(fù)雜的情況（參見圖1），其中包含多個(gè)并聯(lián)電容，且因?yàn)椴季郑↙layout）的原因產(chǎn)生了串聯(lián)電感，那么計(jì)算不會(huì)如此簡單。

在這種情況下，非常適合使用LTspice這樣的模擬工具。圖2所示為針對(duì)圖1提到的情況快速創(chuàng)建的電路圖?？梢詫⒉煌担ò‥SR和ESL）設(shè)置給單個(gè)電容。也可以考慮板布局（例如Llayout）可能產(chǎn)生的影響。然后，會(huì)仿真開關(guān)穩(wěn)壓器輸出端和負(fù)載輸入端的電壓紋波。

圖2. 使用LTspice評(píng)估系統(tǒng)電源輸出端的不同電容。

輸出電容也會(huì)影響負(fù)載瞬變后的輸出電壓失調(diào)。我們也可以使用LTspice仿真這一影響。此時(shí)，特別需要注意的是，在某些限制范圍內(nèi)，電源控制環(huán)路的控制速度和輸出電容的電感是相互關(guān)聯(lián)的。電源控制環(huán)路的速度如果更快，那么在負(fù)載瞬變之后，只需要更少數(shù)量的輸出電容即可保持在特定的輸出控制窗口之內(nèi)。

最后但同樣重要的一點(diǎn)是，vvv具有自適應(yīng)電壓定位（AVP）。AVP可以利用輸入誤差電壓預(yù)算并減少輸出電容器的數(shù)量，此外，設(shè)計(jì)人員還可以通過增加環(huán)路帶寬來實(shí)現(xiàn)減少輸出電容的數(shù)量。

AVP在低負(fù)載條件下稍微增大輸出電壓，在高負(fù)載條件下稍微降低輸出電壓。然后，如果發(fā)生負(fù)載瞬變，則更多動(dòng)態(tài)輸出電壓偏差都發(fā)生在允許的輸出電壓范圍內(nèi)。

建議使用ADI公司的LTpowerCAD來找出哪些控制環(huán)路可以優(yōu)化，以及可以減少多少個(gè)輸出電容。圖3所示為計(jì)算控制速度的屏幕截圖。其中顯示了在負(fù)載瞬變后計(jì)算得出的電壓過沖?？梢酝ㄟ^改變輸出電容、調(diào)節(jié)開關(guān)穩(wěn)壓器控制環(huán)路的速度來進(jìn)行優(yōu)化。

確定正確的參數(shù)后，即可減少電源中輸出電容的數(shù)量，如此可以節(jié)省資金和板空間，我們建議大家使用這個(gè)開發(fā)步驟。

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