FPGA扇出太多引起的時序問題

1.扇出太多引起的時序問題。

信號驅動非常大，扇出很大，需要增加驅動能力，如果單純考慮驅動能力可以嘗試增加buffer來解決驅動能力，但在插入buffer的同時增加了route的延時，容易出現(xiàn)時序報告評分問題。

解決該問題常用方法為進行驅動信號邏輯復制，即對扇出很大的信號產(chǎn)生邏輯進行多次復制，生成多路同頻同相的信號去驅動下級邏輯電路。保證了時延同時也增大了驅動能力。但是該方法在使用過程中可以和buffer一起使用，平衡資源利用率和時延，防止資源分配不均或者時序考慮不周。

解決該問題常用方法為進行驅動信號邏輯復制，即對扇出很大的信號產(chǎn)生邏輯進行多次復制，生成多路同頻同相的信號去驅動下級邏輯電路。保證了時延同時也增大了驅動能力。但是該方法在使用過程中可以和buffer一起使用，平衡資源利用率和時延，防止資源分配不均或者時序考慮不周。

2.對于時鐘頻率要求較高導致的上升沿下降沿對不同的寄存器操作的問題。

首先分析該問題產(chǎn)生原因，如果上升沿下降沿都使用，就相當于是電平觸發(fā)，電平觸發(fā)比時鐘沿觸發(fā)更容易受到干擾，所以一般不同時對一個時鐘的上升沿和下降沿分別對不同的寄存器操作。

1）將時鐘通過MMC或者PLL產(chǎn)生180相移產(chǎn)生新的時鐘，新的始終的上升沿就是原時鐘的下降沿，從而實現(xiàn)都為上升沿觸發(fā)。

2）使用全局時鐘資源中的INV實現(xiàn)對原時鐘信號取反，然后新的時鐘信號的上升沿就是原時鐘的下降沿。

另外對于其他方法要思考，比如對原時鐘信號進行倍頻實現(xiàn)上升沿下降沿均為上升沿，這個方法直接提升系統(tǒng)時鐘速率一倍，如果不是時鐘速度太高這個上升沿下降沿問題也不會出現(xiàn)了，故，該方法暫不考慮。還有就是對于時鐘的使用一定要使用PLL或者MMC這些專門的時鐘內(nèi)核生成。

另外對于其他方法要思考，比如對原時鐘信號進行倍頻實現(xiàn)上升沿下降沿均為上升沿，這個方法直接提升系統(tǒng)時鐘速率一倍，如果不是時鐘速度太高這個上升沿下降沿問題也不會出現(xiàn)了，故，該方法暫不考慮。還有就是對于時鐘的使用一定要使用PLL或者MMC這些專門的時鐘內(nèi)核生成。

3.布局太差導致的布線延遲太高問題

布線延遲太高問題一般有兩種情況：

1）一種是布線扇出太多導致的問題，另外再對扇出太多補充一點，扇出太多而增加buffer提高驅動能力，而普通I/O信號或片內(nèi)信號進入BUFG到從BUFG輸出，有大約10ns的固定時延，但是BUFG到片內(nèi)所有單元的延時可以忽略為0ns。這個問題在上篇中已經(jīng)給出了解決方案，也就是通過邏輯復制的方法解決。

2）就是今天要說的問題，就是本身各種信號扇出并不多，邏輯時間也不是很大，但是布線延遲很大，這種問題就是布局太差的問題。

相應的解決方案有：通過ISE布局工具中調(diào)整布局的努力程度（effort level），特別努力程度（extra effort），MPPR選項，實在不行的話就嘗試使用Flootplanner相對區(qū)域約束重新對設計進行布局規(guī)劃。

4.就是出現(xiàn)邏輯級數(shù)過多情況

也就是邏輯計算時間比較大，這種情況一般不屬于時序問題，而屬于程序編寫問題，盡量不要嵌套IF ELSE語句或者CASE語句嵌套，能用CASE語句盡量不用IF ELSE語句，還有就是在使用IF 語句和CASE語句時注意防止產(chǎn)生不必要的鎖存器。

責任編輯：haq