在FPGA設(shè)計(jì)中FIFO的使用技巧

FIFO是在FPGA設(shè)計(jì)中使用的非常頻繁，也是影響FPGA設(shè)計(jì)代碼穩(wěn)定性以及效率等得關(guān)鍵因素。在數(shù)據(jù)連續(xù)讀取時(shí)，為了能不間斷的讀出數(shù)據(jù)而又不導(dǎo)致FIFO為空后還錯(cuò)誤的讀出數(shù)據(jù)?？梢詫IFO的Empty和Almost_empty以及讀使能配合起來使用，來保證能夠連續(xù)讀，并準(zhǔn)確的判斷FIFO空滿狀態(tài)，提前決定是否能啟動(dòng)讀使能。

具體的實(shí)施辦法是：當(dāng)Empty為1，立即停止讀；當(dāng)Empty為0，Almost_empty為0時(shí)，可以放心讀；當(dāng)Empty為0，但是Almost_empty為1時(shí)，如果上一拍讀使能Read也為1，那么不能讀;當(dāng)Empty為0，但是Almost_empty為1時(shí)，如果上一拍讀使能Read為0，可以讀最后一拍。

在FIFO使用時(shí)，使用到Almost_full信號(hào)以及讀寫counter來控制FIFO的讀滿預(yù)警，如果數(shù)據(jù)不是在空滿判斷的下一拍寫入FIFO，則設(shè)計(jì)FIFO的滿預(yù)警時(shí)要小心。如果你不確定判斷滿預(yù)警之后要延遲多少拍才能真正寫入FIFO，那么盡量讓FIFO有足夠滿預(yù)警裕量。

例如，在wr_data_count為128才是真的滿了，你可以設(shè)成wr_data_count為120的時(shí)候就給出滿預(yù)警，可以保證設(shè)計(jì)的可靠和安全。當(dāng)然，如果你能準(zhǔn)確的算出判斷滿預(yù)警與真正寫入FIFO的延遲，可以用精確的滿預(yù)警閾值。

當(dāng)需要使用到數(shù)據(jù)位寬轉(zhuǎn)換時(shí)，如將128位的數(shù)據(jù)轉(zhuǎn)換成64位的數(shù)據(jù)，最好不要用XILINX自己生成的位寬轉(zhuǎn)換FIFO。可以例化兩個(gè)64位的FIFO，自己控制128轉(zhuǎn)64。這樣可以大大的節(jié)省資源，是XILINX CORE生成的FIFO資源的一半。

另外，當(dāng)需要使用到位寬大于18bits，且深度小于等于512的FIFO時(shí)，建議使用XILINX COREGenerator來產(chǎn)生，它可以將一個(gè)36bits位寬512深度的FIFO在一個(gè)18×1024的BLOCK RAM中實(shí)現(xiàn)。如果我們自己用BLOCK RAM來實(shí)現(xiàn)一個(gè)FIFO，那只能例化一個(gè)36×1024的BLOCK RAM基元，造成浪費(fèi)。

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