一種32位Arm架構(gòu)的微處理器詳細(xì)介紹

來(lái)源：內(nèi)容由半導(dǎo)體行業(yè)觀(guān)察（ID:icbank）編譯自「nature」

摘要
大約50年前，英特爾創(chuàng)造了世界上第一個(gè)商業(yè)生產(chǎn)的微處理器，一個(gè)普通的4位CPU（中央處理器），2300個(gè)晶體管，使用10μm工藝技術(shù)在硅中制造，只能進(jìn)行簡(jiǎn)單的算術(shù)計(jì)算。自這項(xiàng)突破性的成就以來(lái)，技術(shù)不斷發(fā)展，越來(lái)越復(fù)雜，目前最先進(jìn)的64位硅微處理器已經(jīng)擁有300億個(gè)晶體管（例如，AWS Graviton2微處理器，使用7納米工藝技術(shù)制造）。

微處理器現(xiàn)在已經(jīng)深入到我們的文化中，已經(jīng)成為一項(xiàng)元發(fā)明——也就是說(shuō)，它是一種可以讓其他發(fā)明得以實(shí)現(xiàn)的工具，最近的一項(xiàng)發(fā)明使COVID-19疫苗在創(chuàng)紀(jì)錄的時(shí)間內(nèi)開(kāi)發(fā)所需的大數(shù)據(jù)分析成為可能。

本文報(bào)道了一種32位Arm架構(gòu)的微處理器，采用金屬氧化物薄膜晶體管技術(shù)在柔性襯底（PlasticARM）上開(kāi)發(fā)。與主流半導(dǎo)體行業(yè)不同，柔性電子產(chǎn)品通過(guò)超薄的外形、整合性、極低的成本和大規(guī)模生產(chǎn)的潛力，與日常用品無(wú)縫集成。PlasticARM是將數(shù)十億個(gè)低成本超薄微處理器嵌入日常用品的先驅(qū)。

與傳統(tǒng)半導(dǎo)體器件不同，柔性電子器件建立在諸如紙張、塑料或金屬箔等基底上，并使用有機(jī)或金屬氧化物或非晶硅等活性薄膜半導(dǎo)體材料。與晶體硅相比，它們有許多優(yōu)點(diǎn)，包括薄、一致性和低制造成本。在柔性襯底上制備薄膜晶體管（TFTs）比在晶硅薄片上制備金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管（mosfet）的加工成本低得多。

TFT技術(shù)的目的不是要取代硅。隨著這兩種技術(shù)的不斷發(fā)展，硅很可能在性能、密度和功率效率方面保持優(yōu)勢(shì)。然而，TFTs使電子產(chǎn)品具有新穎的外形因素和硅無(wú)法達(dá)到的成本點(diǎn)，從而極大地?cái)U(kuò)大了潛在應(yīng)用的范圍。

微處理器是每一個(gè)電子設(shè)備的核心，包括智能手機(jī)、平板電腦、筆記本電腦、路由器、服務(wù)器、汽車(chē)，以及最近組成物聯(lián)網(wǎng)的智能物品。雖然傳統(tǒng)的芯片技術(shù)已經(jīng)在地球上的每一個(gè)“智能”設(shè)備中嵌入了至少一個(gè)微處理器，但它面臨著讓日常物品更智能的關(guān)鍵挑戰(zhàn)，比如瓶子、食品包裝、服裝、可穿戴貼片、繃帶等等。成本是阻礙傳統(tǒng)硅技術(shù)在這些日常用品中可行的最重要因素。雖然芯片制造的規(guī)模經(jīng)濟(jì)有助于大幅降低單位成本，但微處理器的單位成本仍然高得令人望而卻步。此外，硅芯片并不是天然的薄、柔韌性和一致性，而這些都是這些日常用品中嵌入電子產(chǎn)品的非常理想的特性。

另一方面，柔性電子產(chǎn)品確實(shí)提供了這些令人滿(mǎn)意的特性。在過(guò)去的20年里，柔性電子產(chǎn)品已經(jīng)發(fā)展到提供成熟的低成本、薄的、柔性和兼容的設(shè)備，包括傳感器、存儲(chǔ)器、電池、發(fā)光二極管、能量采集器、近場(chǎng)通信/射頻識(shí)別和打印電路，如天線(xiàn)。這些是構(gòu)建任何智能集成電子設(shè)備的基本電子元件。缺失的部分是柔性微處理器，目前還不存在可行的柔性微處理器的主要原因是，為了執(zhí)行有意義的計(jì)算，需要將相對(duì)大量的TFT集成在柔性襯底上，這在以前的TFT技術(shù)中是不可能的。在這種技術(shù)中，在進(jìn)行大規(guī)模集成之前需要一定程度的技術(shù)成熟度。

中間方法是將基于硅的微處理器芯片集成到柔性襯底上，也稱(chēng)為混合集成，其中硅片變薄，芯片集成到柔性襯底上。雖然薄硅芯片集成提供了一個(gè)短期的解決方案，但該方法仍然依賴(lài)于傳統(tǒng)的高成本制造過(guò)程。因此，要在未來(lái)10年乃至更長(zhǎng)的時(shí)間內(nèi)生產(chǎn)數(shù)十億日常智能物品，這不是一個(gè)可行的長(zhǎng)期解決方案。 我們的方法是利用柔性電子制造技術(shù)開(kāi)發(fā)微處理器，也稱(chēng)為柔性加工引擎。我們用柔性電子技術(shù)在聚酰亞胺基板上構(gòu)建本機(jī)柔性微處理器。金屬氧化物薄膜晶體管成本低，而且可以縮小到大規(guī)模集成所需的較小幾何尺寸。 早期的原生靈活處理器工作是基于使用低溫多晶硅TFT技術(shù)開(kāi)發(fā)8位CPU，這具有較高的制造成本和較差的橫向可伸縮性。最近，二維材料晶體管被用于開(kāi)發(fā)處理器，如使用二硫化鉬（MoS 2）晶體管的1位CPU 13和使用互補(bǔ)碳納米管晶體管構(gòu)建的16位RISC-V CPU。然而，這兩項(xiàng)工作都是在傳統(tǒng)的硅片而不是柔性襯底上進(jìn)行的。

第一次嘗試構(gòu)建基于金屬氧化物TFT的處理元件是一個(gè)8位算術(shù)邏輯單元，它是CPU的一部分，與在聚酰亞胺上制造的打印可編程ROM相結(jié)合。最近，Ozer等人在金屬氧化物TFTs中提出了天生靈活的專(zhuān)用機(jī)器學(xué)習(xí)硬件。盡管機(jī)器學(xué)習(xí)硬件擁有最復(fù)雜的柔性集成電路（FlexIC），它由1400個(gè)門(mén)的金屬氧化物TFT組成，但FlexIC不是一個(gè)微處理器?？删幊烫幚砥鞣椒ū葯C(jī)器學(xué)習(xí)硬件更通用，并支持豐富的指令集，可用于對(duì)從控制代碼到數(shù)據(jù)密集型應(yīng)用程序（包括機(jī)器學(xué)習(xí)算法）的各種應(yīng)用程序進(jìn)行編程。

原生柔性微處理器有三個(gè)主要部件：（1）32位CPU，（2）包含CPU和CPU外設(shè)的32位處理器，（3）包含處理器、存儲(chǔ)器和總線(xiàn)接口的片上系統(tǒng)（SoC），所有這些部件都是用金屬氧化物TFT在柔性基板上制造的。本機(jī)靈活的32位處理器源自支持Armv6-M架構(gòu)的Arm Cortex-M0+處理器（一組80多條指令）和現(xiàn)有的軟件開(kāi)發(fā)工具鏈（例如，編譯器、調(diào)試器、連接器、集成開(kāi)發(fā)環(huán)境等）。整個(gè)靈活的SoC被稱(chēng)為PlasticARM，能夠從其內(nèi)部?jī)?nèi)存運(yùn)行程序。PlasticARM包含18334個(gè)NAND2等效柵極，這使其成為迄今為止在柔性基片上使用金屬氧化物tft制造的最復(fù)雜的FlexIC（至少比以前的集成電路復(fù)雜12倍）。

PlasticARM系統(tǒng)架構(gòu)

PlasticARM的芯片架構(gòu)如下圖所示。它是一種SoC，包括源自32位Arm Cortex-M0+處理器產(chǎn)品的32位處理器、存儲(chǔ)器、系統(tǒng)互連結(jié)構(gòu)和接口塊以及外部總線(xiàn)接口。

PlasticARM架構(gòu)和特性

a,SoC架構(gòu)，顯示了內(nèi)部結(jié)構(gòu)、處理器和系統(tǒng)外設(shè)。處理器包含一個(gè)32位的Arm Cortex-M CPU和一個(gè)嵌套向量中斷控制器(NVIC)，并通過(guò)互連結(jié)構(gòu)(AHB-LITE)連接到它的內(nèi)存。最后，外部總線(xiàn)接口提供了通用輸入輸出(GPIO)接口，用于芯片外與測(cè)試框架通信。

b，與Arm Cortex-M0+CPU相比，PlasticARM使用的CPU的特點(diǎn)。這兩個(gè)cpu都完全支持Armv6-M架構(gòu)，32位地址和數(shù)據(jù)能力，以及來(lái)自整個(gè)16位Thumb和32位Thumb指令集架構(gòu)的一個(gè)子集的86條指令。CPU微架構(gòu)具有兩級(jí)流水線(xiàn)。寄存器在Cortex-M0+的CPU中，但在PlasticARM中，寄存器被移動(dòng)到SoC中的基于鎖存的RAM中，以節(jié)省Cortex-M的CPU區(qū)域。最后，兩個(gè)CPU之間以及與同一體系結(jié)構(gòu)家族中的其他CPU之間都是二進(jìn)制兼容的。

c，PlasticARM的模具布局，，表示Cortex-M處理器、ROM和RAM等白框中的關(guān)鍵塊。

d，PlasticARM的模具顯微圖，顯示模具和核心區(qū)域的尺寸。

該處理器完全支持Armv6-M指令集架構(gòu)，這意味著為Cortex-M0+處理器生成的代碼也將在其派生的處理器上運(yùn)行。處理器包括CPU和一個(gè)與CPU緊密耦合的嵌套向量中斷控制器(NVIC)，處理來(lái)自外部設(shè)備的中斷。 SoC的其余部分包括存儲(chǔ)器（ROM/RAM）、AHB-LITE互連結(jié)構(gòu)（高級(jí)高性能總線(xiàn)（AHB）規(guī)范的一個(gè)子集）和將存儲(chǔ)器連接到處理器的接口邏輯，以及用于控制兩個(gè)通用輸入輸出（GPIO）引腳進(jìn)行片外通信的外部總線(xiàn)接口。ROM包含456字節(jié)的系統(tǒng)代碼和測(cè)試程序，并已實(shí)現(xiàn)為組合邏輯。128字節(jié)的RAM已經(jīng)實(shí)現(xiàn)為一個(gè)基于鎖存的寄存器文件，主要用作堆棧。

上圖b顯示了PlasticARM中使用的Cortex-M與Arm Cortex-M0+的比較。雖然PlasticARM中的Cortex-M處理器不是一個(gè)標(biāo)準(zhǔn)產(chǎn)品，但它實(shí)現(xiàn)了支持16位Thumb和32位Thumb指令集架構(gòu)的一個(gè)子集的Armv6-M架構(gòu)，因此它與同一架構(gòu)家族中的所有Cortex-M類(lèi)處理器(包括Cortex-M0+)都是二進(jìn)制兼容的。

PlasticARM中的Cortex-M和Cortex-M0+之間的關(guān)鍵區(qū)別在于，我們將SoC中RAM的特定部分分配給CPU寄存器（約64字節(jié)），并將它們從CPU移動(dòng)到PlasticARM中Cortex-M中的RAM，而Cortex-M0+中的寄存器仍保留在其CPU中。通過(guò)消除CPU中的寄存器，并使用現(xiàn)有RAM作為寄存器空間，以較慢的寄存器訪(fǎng)問(wèn)為代價(jià)，實(shí)現(xiàn)了CPU面積的大幅縮減（約3倍）。

結(jié)果

PlasticARM采用PragmatIC的0.8μm工藝，采用工業(yè)標(biāo)準(zhǔn)芯片實(shí)現(xiàn)工具。為了實(shí)現(xiàn)PlasticARM FlexIC，我們開(kāi)發(fā)了工藝設(shè)計(jì)工具包、標(biāo)準(zhǔn)單元庫(kù)和器件/電路模擬。上圖c顯示了FlexIC布局，其中劃分了Cortex-M處理器、RAM和ROM。實(shí)現(xiàn)方法的細(xì)節(jié)可以在Methods中找到。 PlasticARM是使用商業(yè)的“fab-in-a-box”生產(chǎn)線(xiàn)FlexLogIC制作的，其芯片顯微照片如上圖d所示。該工藝使用基于IGZO的n型金屬氧化物TFT技術(shù)，并在直徑為200 mm的聚酰亞胺晶圓上生成FlexIC設(shè)計(jì)。IGZO TFT電路是使用傳統(tǒng)的半導(dǎo)體加工設(shè)備制成的，該設(shè)備適用于在厚度小于30μm的柔性(聚酰亞胺)襯底上生產(chǎn)器件。其通道長(zhǎng)度為0.8μm，最小供電電壓為3v。

n型金屬氧化物薄膜技術(shù)的設(shè)計(jì)面臨著許多相同的挑戰(zhàn)，這些挑戰(zhàn)影響了20世紀(jì)70年代和80年代初第一代硅（負(fù)溝道金屬氧化物半導(dǎo)體，NMOS）技術(shù)的復(fù)雜性和產(chǎn)量，特別是低噪聲容限、高功耗和大的工藝變化。制造方法的細(xì)節(jié)可以在“方法”中找到。 我們報(bào)道了一種功能齊全的彈性塑料臂這已經(jīng)通過(guò)在制造之前運(yùn)行預(yù)編程（硬連線(xiàn)）到ROM中的三個(gè)測(cè)試程序來(lái)證明。盡管測(cè)試程序是從ROM執(zhí)行的，但這不是系統(tǒng)的要求；它簡(jiǎn)化了PlasticARM的測(cè)試設(shè)置。當(dāng)前的ROM實(shí)現(xiàn)不允許在制造之后改變或更新程序代碼，盡管這在將來(lái)的實(shí)現(xiàn)中是可能的（例如，通過(guò)可編程ROM）。 測(cè)試程序的編寫(xiě)方式使得指令執(zhí)行CPU內(nèi)部的所有功能單元，如算術(shù)邏輯單元、加載/存儲(chǔ)單元和分支單元，并使用設(shè)置為“cortex-m0plus”的CPU標(biāo)志，使用armcc編譯器進(jìn)行編譯。測(cè)試程序的流程圖和詳細(xì)描述如圖2所示。當(dāng)每個(gè)測(cè)試程序完成其執(zhí)行時(shí)，測(cè)試程序的結(jié)果通過(guò)輸出GPIO pin-off芯片傳輸?shù)綔y(cè)試框架。

測(cè)試程序

a,一個(gè)簡(jiǎn)單的累加程序從ROM中讀取值并將它們相加。如果總和與預(yù)期值匹配，則會(huì)向測(cè)試儀讀取的GPIO輸出引腳發(fā)送確認(rèn)信號(hào)。該測(cè)試使用加載、添加、比較和分支指令。

b，一組32位整數(shù)值被即時(shí)寫(xiě)入RAM并在檢查讀取值與預(yù)期值的同時(shí)將它們讀回。如果所有寫(xiě)入的值都被正確讀取，則會(huì)向GPIO輸出引腳發(fā)送確認(rèn)信號(hào)。該測(cè)試使用加載、存儲(chǔ)、添加、移位、邏輯、比較和分支指令。

c,從測(cè)試儀通過(guò)GPIO輸入引腳連續(xù)讀取一個(gè)值。該值被一個(gè)常量值屏蔽。如果屏蔽結(jié)果為1，則計(jì)數(shù)器遞增。如果為0，則計(jì)數(shù)器復(fù)位。如果計(jì)數(shù)器值等于預(yù)期值，則會(huì)向GPIO輸出引腳發(fā)送確認(rèn)信號(hào)。該測(cè)試使用加載、存儲(chǔ)、添加、邏輯、比較和分支指令。斜體字表示測(cè)試程序中的變量；粗體和大寫(xiě)的術(shù)語(yǔ)是引腳和存儲(chǔ)。

眾所周知，IGZO TFT可以彎曲到3毫米的曲率半徑而不會(huì)損壞，PragmatIC還通過(guò)將其自己的電路反復(fù)彎曲到這個(gè)曲率半徑來(lái)驗(yàn)證這一點(diǎn)。然而，所有PlasticARM測(cè)量都是在柔性晶圓保留在其玻璃載體上的情況下進(jìn)行的，使用位于Arm Ltd的標(biāo)準(zhǔn)晶圓測(cè)試設(shè)備，在室溫下進(jìn)行。PlasticARM的測(cè)量結(jié)果與其模擬結(jié)果進(jìn)行了驗(yàn)證。測(cè)量設(shè)置、結(jié)果及其對(duì)模擬的驗(yàn)證的詳細(xì)信息可以在方法中找到。 表1顯示了PlasticARM的實(shí)現(xiàn)和測(cè)量的電路特性，并與以前使用金屬氧化物TFTs構(gòu)建的最佳天然柔性集成電路進(jìn)行了比較。PlasticARM的面積為59.2 mm 2（無(wú)焊盤(pán)），并包含56340個(gè)器件（n型TFT加電阻）或18334個(gè)NAND2等效門(mén)，至少比之前最好的集成電路（即二進(jìn)制神經(jīng)網(wǎng)絡(luò)(BNN)FlexIC）高出12倍。微處理器的時(shí)鐘頻率最高可達(dá)29 kHz，功耗僅為21 mW，主要是(>99%)靜態(tài)功耗，其中處理器占45%，存儲(chǔ)器占33%，外設(shè)占22%。SoC使用28個(gè)引腳，包括時(shí)鐘、復(fù)位、GPIO、電源和其他調(diào)試引腳。此設(shè)計(jì)中沒(méi)有使用專(zhuān)門(mén)的靜電放電緩解技術(shù)。相反，所有輸入都包含140pF電容器，而所有輸出都由帶有有源上拉晶體管的輸出驅(qū)動(dòng)器驅(qū)動(dòng)。

表1：用金屬氧化物TFT構(gòu)建的柔性集成電路的優(yōu)點(diǎn) 任何電阻負(fù)載技術(shù)的一個(gè)關(guān)鍵挑戰(zhàn)是功耗。我們預(yù)計(jì)正在開(kāi)發(fā)的低功耗單元庫(kù)將支持更高的復(fù)雜性，高達(dá)約100000個(gè)門(mén)。遷移到超過(guò)1000000個(gè)門(mén)可能需要互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)。

結(jié)論

我們報(bào)道了一種柔性32位微處理器PlasticARM，采用0.8μm金屬氧化物TFT技術(shù)制作。我們已經(jīng)演示了一個(gè)SoC的功能，它有一個(gè)32位Arm處理器制作在一個(gè)靈活的襯底上。它可以利用現(xiàn)有的軟件/工具支持(比如編譯器)，因?yàn)樗cArmv6-M架構(gòu)中的Arm Cortex-M類(lèi)處理器兼容，所以不需要開(kāi)發(fā)軟件工具鏈。最后，據(jù)我們所知，它是目前為止用金屬氧化物tft制作的最復(fù)雜的柔性集成電路，包含超過(guò)18000個(gè)柵極，至少比以前最好的集成電路高12倍。 我們?cè)O(shè)想，PlasticARM將率先開(kāi)發(fā)低成本、完全靈活的智能集成系統(tǒng)，使“萬(wàn)物互聯(lián)”成為可能，包括在未來(lái)10年將超過(guò)一萬(wàn)億無(wú)生命物體集成到數(shù)字世界中。為日常用品提供超薄、兼容、低成本、天生靈活的微處理器將帶來(lái)創(chuàng)新，從而帶來(lái)各種研究和商業(yè)機(jī)會(huì)。

方法

執(zhí)行

為了充分利用現(xiàn)代集成電路設(shè)計(jì)流程提供的高度自動(dòng)化、快速周轉(zhuǎn)實(shí)現(xiàn)和驗(yàn)證，我們開(kāi)發(fā)了一個(gè)小型標(biāo)準(zhǔn)單元庫(kù)。標(biāo)準(zhǔn)單元庫(kù)是一些小的預(yù)先驗(yàn)證構(gòu)建塊的集合，使用復(fù)雜的電子設(shè)計(jì)自動(dòng)化工具，如合成、放置和布線(xiàn)，可以快速而輕松地構(gòu)建更大更復(fù)雜的設(shè)計(jì)。 在開(kāi)始實(shí)施標(biāo)準(zhǔn)單元庫(kù)之前，先進(jìn)行了一些初步調(diào)查，以便在目標(biāo)技術(shù)的限制下確定最適合該庫(kù)的標(biāo)準(zhǔn)單元架構(gòu)。單元架構(gòu)是庫(kù)中每個(gè)單元共有的一組特征，例如單元高度、電源帶尺寸、布線(xiàn)網(wǎng)格等，它們?cè)试S單元以標(biāo)準(zhǔn)方式咬合在一起以形成更大的結(jié)構(gòu)。這些共同特征主要受制造過(guò)程的設(shè)計(jì)規(guī)則支配，但也受最終設(shè)計(jì)的性能和面積要求的影響。

一旦建立了單元架構(gòu)，下一步就是確定單元庫(kù)的內(nèi)容，不僅要考慮各種邏輯功能，還要確定每個(gè)邏輯功能的驅(qū)動(dòng)強(qiáng)度變體的數(shù)量。由于設(shè)計(jì)、實(shí)施和表征每個(gè)標(biāo)準(zhǔn)單元所涉及的工作量很大，因此決定使用小型原型庫(kù)進(jìn)行一些試驗(yàn)，然后根據(jù)需要擴(kuò)展庫(kù)。為了評(píng)估這個(gè)小型原型標(biāo)準(zhǔn)單元庫(kù)的性能，實(shí)施、制造和測(cè)試了一些簡(jiǎn)單的代表性電路（例如環(huán)形振蕩器、計(jì)數(shù)器和移位陣列）。 我們從1.0-μm設(shè)計(jì)規(guī)則遷移到新的FlexIC 0.8-μm設(shè)計(jì)規(guī)則以減少面積，從而提高產(chǎn)量。由于這意味著用更小的晶體管重新繪制庫(kù)中的每個(gè)單元，我們也借此機(jī)會(huì)更改了標(biāo)準(zhǔn)單元架構(gòu)，以包括MT1（金屬跟蹤1）引腳，以便路由器更容易連接單元。電阻材料的改進(jìn)（更高的薄層電阻，R s）也使電阻器的尺寸減小了3倍。 晶體管和電阻器尺寸的顯著減小使大多數(shù)單元的面積減少了約50%（參見(jiàn)擴(kuò)展數(shù)據(jù)圖1），這反過(guò)來(lái)又通過(guò)降低設(shè)計(jì)的整體尺寸提高了制造良率。但是，由于仍然存在制造良率問(wèn)題，我們可以通過(guò)更改標(biāo)準(zhǔn)單元架構(gòu)來(lái)進(jìn)一步緩解這些問(wèn)題，因此再次重新繪制了該庫(kù)。這一次，我們專(zhuān)注于可以提高最終設(shè)計(jì)整體良率的事情，例如包含冗余過(guò)孔和觸點(diǎn)、減少源極-漏極多邊形中的頂點(diǎn)數(shù)量（如果可能）以及將堆疊晶體管的尺寸保持在最低限度。此外，我們恢復(fù)到較低的薄層電阻以改善工藝擴(kuò)展，但我們能夠通過(guò)使用更窄的電阻器來(lái)保持面積節(jié)省。為了提高邏輯綜合的整體質(zhì)量，庫(kù)中添加了許多復(fù)雜的AND-OR-INVERT和OR-AND-INVERT邏輯門(mén)以及一些高驅(qū)動(dòng)強(qiáng)度的簡(jiǎn)單邏輯門(mén)，例如NAND2_X2和NOR2_X2。

FlexLogIC工藝是NMOS工藝，因此依賴(lài)電阻負(fù)載將單元輸出拉向電源以驅(qū)動(dòng)邏輯1。因此，單元輸出上升時(shí)間比下降時(shí)間慢得多，而且這種不對(duì)稱(chēng)性會(huì)影響性能，尤其是對(duì)于重載網(wǎng)絡(luò)。為了改善關(guān)鍵網(wǎng)絡(luò)（例如時(shí)鐘）的時(shí)序，我們添加了帶有有源晶體管上拉的緩沖器。雖然這些有源上拉增加了少量的面積，但它們確實(shí)具有降低靜態(tài)功耗的額外好處。具有上拉電阻和有源晶體管上拉的緩沖器的布局和模擬傳輸特性如圖2所示。 這個(gè)簡(jiǎn)單的標(biāo)準(zhǔn)單元庫(kù)隨后被成功用作目標(biāo)技術(shù)，使用基于行業(yè)標(biāo)準(zhǔn)電子設(shè)計(jì)自動(dòng)化工具的典型集成電路設(shè)計(jì)流程來(lái)實(shí)現(xiàn)PlasticARM SoC。擴(kuò)展數(shù)據(jù)表1顯示了標(biāo)準(zhǔn)單元庫(kù)內(nèi)容和單元使用信息。 由于我們還沒(méi)有專(zhuān)用的靜態(tài)隨機(jī)存取存儲(chǔ)器FlexIC，我們通過(guò)將一些修改過(guò)的標(biāo)準(zhǔn)單元小心地放置在一個(gè)平鋪的陣列中，通過(guò)鄰接連接形成一個(gè)32×32位的存儲(chǔ)器（這個(gè)塊可以在圖1c中的芯片布局）。 FlexLogIC技術(shù)(見(jiàn)擴(kuò)展數(shù)據(jù)表2)有四個(gè)可路由的金屬層，其中只有較低的兩層在標(biāo)準(zhǔn)單元內(nèi)使用。這使得最上面的兩層金屬層可以用于標(biāo)準(zhǔn)電池之間的互連，然后可以在相鄰電池的頂部進(jìn)行路由，從而大大提高了總體柵極密度，約為每平方毫米300個(gè)柵極。

制造

擴(kuò)展數(shù)據(jù)表2中總結(jié)了工藝參數(shù)和TFT參數(shù)的統(tǒng)計(jì)變化.FlexLogIC是一種專(zhuān)有的200毫米晶圓半導(dǎo)體制造工藝，可創(chuàng)建金屬氧化物薄膜晶體管和電阻器的圖案層，根據(jù)FlexIC設(shè)計(jì)將四個(gè)可布線(xiàn)（無(wú)金）金屬層沉積在柔性聚酰亞胺基板上。FlexIC設(shè)計(jì)的重復(fù)實(shí)例是通過(guò)運(yùn)行多個(gè)薄膜材料沉積、圖案化和蝕刻序列來(lái)實(shí)現(xiàn)的。為了便于操作并允許使用行業(yè)標(biāo)準(zhǔn)工藝工具并實(shí)現(xiàn)亞微米圖案化特征（低至0.8μm），柔性聚酰亞胺基板在生產(chǎn)開(kāi)始時(shí)旋涂到玻璃上。該工藝已經(jīng)過(guò)優(yōu)化，以確保在20毫米的橫向距離內(nèi)厚度變化基本上小于3%。薄膜材料沉積是通過(guò)物理氣相沉積、原子層沉積和溶液處理（例如旋涂）的組合實(shí)現(xiàn)的?；逄幚?xiàng)l件已經(jīng)過(guò)精心優(yōu)化，以最大限度地減少薄膜應(yīng)力和基板彎曲。使用光刻5倍步進(jìn)器工具實(shí)現(xiàn)特征圖案化，該工具對(duì)在200毫米直徑晶圓上的多個(gè)實(shí)例重復(fù)的鏡頭進(jìn)行成像。

每個(gè)鏡頭都是單獨(dú)聚焦的，這進(jìn)一步補(bǔ)償了旋鑄薄膜內(nèi)的任何厚度變化。技術(shù)測(cè)量是使用過(guò)程控制監(jiān)控結(jié)構(gòu)進(jìn)行的。使用光刻5倍步進(jìn)器工具實(shí)現(xiàn)特征圖案化，該工具對(duì)在200毫米直徑晶圓上的多個(gè)實(shí)例重復(fù)的鏡頭進(jìn)行成像。每個(gè)鏡頭都是單獨(dú)聚焦的，這進(jìn)一步補(bǔ)償了旋鑄薄膜內(nèi)的任何厚度變化。技術(shù)測(cè)量是使用過(guò)程控制監(jiān)控結(jié)構(gòu)進(jìn)行的。使用光刻5倍步進(jìn)器工具實(shí)現(xiàn)特征圖案化，該工具對(duì)在200毫米直徑晶圓上的多個(gè)實(shí)例重復(fù)的鏡頭進(jìn)行成像。每個(gè)鏡頭都是單獨(dú)聚焦的，這進(jìn)一步補(bǔ)償了旋鑄薄膜內(nèi)的任何厚度變化。技術(shù)測(cè)量是使用過(guò)程控制監(jiān)控結(jié)構(gòu)進(jìn)行的。

模擬、測(cè)試和驗(yàn)證

我們使用測(cè)試測(cè)量設(shè)置捕獲了功能性PlasticARM FlexIC的時(shí)序特性，并將測(cè)量結(jié)果與其寄存器傳輸級(jí)(RTL)仿真的結(jié)果進(jìn)行比較，以驗(yàn)證功能。 RTL仿真如圖3所示。它首先將RESET輸入設(shè)置為“0”，將PlasticARM重置為已知狀態(tài)。然后RESET設(shè)為'1'，處理器從重置狀態(tài)釋放，開(kāi)始從ROM執(zhí)行代碼。首先，GPIO[0]輸出引腳被切換一次，然后執(zhí)行如圖2所示的三個(gè)測(cè)試。在第一個(gè)測(cè)試中，從ROM中讀取數(shù)據(jù)并將其添加到累加器中，并與期望值進(jìn)行比較(見(jiàn)圖2a)。

如果值匹配，將兩個(gè)脈沖的短脈沖發(fā)送到GPIO[0]，如圖3a擴(kuò)展數(shù)據(jù)所示。如果值不同，擴(kuò)展數(shù)據(jù)圖3b中GPIO[0]上脈沖的周期和占空比會(huì)增加。在第二個(gè)測(cè)試中(圖2b)，將數(shù)據(jù)寫(xiě)入RAM，讀回并進(jìn)行比較。如果數(shù)據(jù)在從RAM中寫(xiě)入或讀取時(shí)沒(méi)有損壞，則3個(gè)脈沖的短脈沖發(fā)送到GPIO[0]，如圖3a中的擴(kuò)展數(shù)據(jù)所示。如果數(shù)據(jù)被破壞，GPIO[0]上脈沖的周期和占空比會(huì)像以前一樣增加。在最后的測(cè)試中(圖2c)，處理器進(jìn)入一個(gè)無(wú)限循環(huán)并測(cè)量GPIO輸入引腳[1]上應(yīng)用'1'的時(shí)間。如果GPIO[1]保持在'1'而沒(méi)有任何故障，GPIO[0]從'0'變?yōu)?1'。PlasticARM的時(shí)鐘頻率為20khz。由于它不使用任何計(jì)時(shí)器，軟件中選擇了一個(gè)值來(lái)表示GPIO[1]信號(hào)在20khz工作時(shí)保持在'1'約1秒。在擴(kuò)展數(shù)據(jù)圖3a的模擬中，該值對(duì)應(yīng)于20,459個(gè)時(shí)鐘周期，在20 kHz時(shí)產(chǎn)生1.02295 s。 制造完成后，PlasticARM在晶圓探針臺(tái)上進(jìn)行測(cè)試，同時(shí)仍連接到玻璃載體上。

包括時(shí)鐘信號(hào)在內(nèi)的輸入信號(hào)是使用Xilinx的ZC702 FPGA評(píng)估板在外部生成的。輸入和輸出信號(hào)都是使用Saleae Logic Pro 16邏輯分析儀捕獲的。測(cè)量在3 V和4.5 V下進(jìn)行，具有不同的時(shí)鐘頻率。擴(kuò)展數(shù)據(jù)圖4顯示了電源設(shè)置為3 V和時(shí)鐘頻率為20 kHz的實(shí)驗(yàn)。ZC702 I/O電壓將輸入和輸出限制為2.5 V。測(cè)量數(shù)據(jù)波形顯示在擴(kuò)展數(shù)據(jù)圖4a中，與擴(kuò)展數(shù)據(jù)圖3a中所有三個(gè)測(cè)試的RTL仿真中的波形相匹配.PlasticARM在3 V時(shí)最高可達(dá)29 kHz，在4.5 V時(shí)最高可達(dá)40 kHz。 數(shù)據(jù)可用性 在測(cè)試和驗(yàn)證中生成波形的數(shù)據(jù)可根據(jù)要求從相應(yīng)的作者處獲得。 代碼可用性 三個(gè)驗(yàn)證PlasticARM的測(cè)試程序的代碼可向相應(yīng)作者索取。

編輯：hfy