揭秘0.1uF容量的旁路電容的由來(lái)

有一定經(jīng)驗(yàn)的工程師都會(huì)發(fā)現(xiàn)：旁路電容的容值大多數(shù)為0.1uF（100nF），這也是數(shù)字電路中最常見(jiàn)的。

那這個(gè)值是怎么來(lái)的呢？這一節(jié)我們就來(lái)討論一下這個(gè)問(wèn)題。

前面已經(jīng)提到過(guò)，實(shí)際的電容器都有自諧振頻率，考慮到這個(gè)因素，作為數(shù)字電路旁路電容的容量一般不超過(guò) 1uF，當(dāng)然，容量太小也不行，因?yàn)閮?chǔ)存的電荷無(wú)法滿足開(kāi)關(guān)切換時(shí)瞬間要求的電荷，那旁路電容的容量到底應(yīng)該至少需要多大呢？我們用最簡(jiǎn)單的反相器邏輯芯片（74HC04）實(shí)例計(jì)算一下就知道了。

實(shí)際芯片的每個(gè)邏輯門基本結(jié)構(gòu)如下圖所示（以下均來(lái)自Philips 74HC04數(shù)據(jù)手冊(cè)）

而每個(gè)CMOS反相器的基本結(jié)構(gòu)（具體參考文章【邏輯門（1）】）

每個(gè)邏輯非門（Gate）由三個(gè)反相器串聯(lián)組成（芯片為什么會(huì)這樣設(shè)計(jì)可參考文章“邏輯門”）：

CI表示芯片信號(hào)引腳的輸入電容（Input capacitance），CL表示輸出負(fù)載電容（Output Load capacitance）。對(duì)于每一級(jí)反相器，后一級(jí)反相器的輸入電容CI即作為前一級(jí)開(kāi)關(guān)的輸出負(fù)載電容，當(dāng)然，反相器開(kāi)關(guān)本身也會(huì)有一定的輸出寄生電容。

它們也包含在CL內(nèi)，一個(gè)邏輯非門（包含三個(gè)反相器）的所有等效負(fù)載電容就是內(nèi)部邏輯陣列開(kāi)關(guān)在切換時(shí)需要向電源VDD索取能量的來(lái)源（換言之，開(kāi)關(guān)切換時(shí)需要對(duì)這個(gè)等效負(fù)載電容進(jìn)行充放電操作），這個(gè)邏輯陣列開(kāi)關(guān)等效電容在數(shù)據(jù)手冊(cè)中通常用CPD（power dissipation capacitance per gate）表示

注意：在這個(gè)數(shù)據(jù)手冊(cè)中，CPD是一個(gè)邏輯非門（Per Gate）的開(kāi)關(guān)等效電容。

在74HC04芯片中，CPD就相當(dāng)于是CL1、CL2、CL3的等效電容（不一定是簡(jiǎn)單的相加），而CL4取決于芯片外接負(fù)載。

有人問(wèn)：這個(gè)公式怎么來(lái)的？權(quán)威么？我書讀得少，不要騙我！數(shù)據(jù)手冊(cè)中有呀。

公式分成了兩個(gè)部分，但結(jié)構(gòu)是一模一樣的，前面一部分與我們給出的公式是相同的，表示芯片內(nèi)部邏輯陣列開(kāi)關(guān)等效負(fù)載電容CPD的功耗，而后一部分與芯片外接負(fù)載CL有關(guān)（也稱之為等效IO開(kāi)關(guān)電容），輸出引腳IO連接有多少個(gè)負(fù)載，就將相應(yīng)負(fù)載電容CL的功耗全部計(jì)算起來(lái)。

有人問(wèn)：輸入電容CI就不計(jì)算進(jìn)去嗎？乖乖，對(duì)于芯片輸出引腳連接的負(fù)載而言，負(fù)載的輸入電容CI就是引腳的等效負(fù)載電容CL呀，輸出負(fù)載連接（并聯(lián)）越多，則等效負(fù)載電容CL就越大，消耗的功率也就越大，如下圖所示：

一般而言，CL（CI）值是總是相對(duì)容易找到的，數(shù)據(jù)手冊(cè)中通常都會(huì)有，因?yàn)檩敵鲞B接什么負(fù)載你肯定是知道的，但CPD卻不一定在數(shù)據(jù)手冊(cè)能查得到，因此，我們?cè)谟?jì)算芯片的功耗時(shí)可能會(huì)分為芯片內(nèi)與芯片外兩個(gè)部分。

最基礎(chǔ)的數(shù)據(jù)計(jì)算方法我們已經(jīng)知道了，有兩種方法可以估算旁路電容的最小容量：

第一種計(jì)算方法思路：邏輯陣列開(kāi)關(guān)等效電容（CPD）需要獲取足夠的電荷能量，那芯片的旁路電容的容量必定不能比芯片總CPD更小，通常旁路電容的容量比芯片總CPD大25～100倍，我們稱其為旁路電容倍乘系數(shù)（bypass capacitor multiplier，這里取個(gè)中間數(shù)50）。

由于74HC04包含六個(gè)邏輯非門，從數(shù)據(jù)手冊(cè)上也可以查到CPD約為21pF，因此，芯片總CPD應(yīng)為21pF×6=126pF，再考慮到50倍的旁路電容系數(shù)，旁路電容的容量必須要大于126pF×50=6.3nF。

以上計(jì)算的是芯片輸出未連接負(fù)載的情況，假設(shè)反相器后面并接了10個(gè)邏輯非門（CMOS門電路的扇出系數(shù)一般為20～25），則此時(shí)等效電路如下圖所示：

對(duì)于門1 來(lái)說(shuō)，此時(shí)芯片的輸出負(fù)載電容CL=10×CI=10×7pF=70pF，對(duì)于整個(gè)系統(tǒng)而言，這個(gè)CL也可以算是門1的邏輯陣列開(kāi)關(guān)等效電容，因?yàn)閺膱D上可以看出，它消耗的是門1的電源能量（而不是門2～門11），這樣根據(jù)上述同樣的算法，門1外接旁路電容的容量至少應(yīng)為（21pF+70pF）×50=4.55nF。

當(dāng)然，這只是一個(gè)邏輯非門的計(jì)算結(jié)果，如果芯片中其它5個(gè)非門也是同樣的負(fù)載連接，則需要的旁路電容容量至少應(yīng)為4.55nF×6=27.3nF，在考慮到電路設(shè)計(jì)裕量情況下，我們可以直接選擇100nF的旁路電容。

那功耗PD計(jì)算的意義在哪里？前面我們是走了狗屎運(yùn)，芯片夠簡(jiǎn)單，所以數(shù)據(jù)手冊(cè)里提供了CPD的具體值，但更多的應(yīng)用場(chǎng)合下是沒(méi)有辦法直接獲取這個(gè)值的，我們看看更大規(guī)模集成芯片的情況。

大規(guī)模邏輯芯片的旁路電容容量的計(jì)算原理也是大體一致的，邏輯陣列開(kāi)關(guān)每秒鐘轉(zhuǎn)換的次數(shù)至少會(huì)以百方來(lái)計(jì)算（MHz），我們以ALTERA公司FPGA CYCLONE IV芯片來(lái)計(jì)算一下外接負(fù)載時(shí)負(fù)載電容（不包括內(nèi)部邏輯開(kāi)關(guān)陣列等效電容CPD，為什么？下面會(huì)提到）所消耗的功率。

假設(shè)IO供電電源電壓VCCIO為3.3V，時(shí)鐘頻率為100MHz，負(fù)載數(shù)量為30個(gè)（也就是輸出外接了負(fù)載的IO引腳），輸出引腳的平均負(fù)載電容為10pF，則旁路電容的容量至少應(yīng)為：10pF×30×50=15000pF=15nF。

對(duì)于FPGA之類的大規(guī)模集成芯片，內(nèi)核電壓VCCINT或IO電壓VCCIO都會(huì)有多個(gè)，如果計(jì)算某一個(gè)電源引腳所需的旁路電容的容量，還需要除以這些電源引腳的個(gè)數(shù)。

不同封裝芯片的VCCIO數(shù)量是不一樣的，F(xiàn)256/U256（BGA）封裝有20個(gè)，而E144（QFP）封裝只有12個(gè)，但是FPGA的VCCIO是按BANK來(lái)供電的（就是VCCIO后面帶的那個(gè)數(shù)字，數(shù)字相同表示BANK相同，不了解FPGA的讀者不必深究），不應(yīng)該直接除了這個(gè)總數(shù)。

如果這30個(gè)連接的負(fù)載分布在2個(gè)BANK，對(duì)于E144封裝每個(gè)BANK約有2個(gè)VCCIO電源，僅需要除以數(shù)量4就行了，因此，單個(gè)電源引腳所需要的旁路電容容量應(yīng)至少約為3.75nF。

我們可以用滅火的水龍頭來(lái)理解：當(dāng)芯片只有一個(gè)電源引腳時(shí)，相當(dāng)于滅火的水龍頭只有一個(gè)，而芯片有多個(gè)電源引腳時(shí)，相當(dāng)于滅火的水龍頭有多個(gè)，在火災(zāi)危害程度相同的情況下，需要滅火的用水量是一定的，因此，對(duì)于有多個(gè)水龍頭的情形而言，單個(gè)水龍頭需要的用水量需求就少了，當(dāng)然，總的用水量肯定是一樣的，亦即總的旁路電容值是不會(huì)變化的。

上面只是計(jì)算芯片外接負(fù)載時(shí)需要的旁路電容容量，那如何計(jì)算內(nèi)部邏輯陣列等效電容呢？沒(méi)辦法直接去計(jì)算，除非知道具體的CPD的值（前面我們是走運(yùn)），但是這個(gè)值通常是不提供的，因?yàn)檫@個(gè)值會(huì)隨實(shí)際電路邏輯規(guī)模的大小與功能而有很大的不同，那就沒(méi)有辦法了嗎？NO！

我們可以用測(cè)量?jī)x器實(shí)際測(cè)量出FPGA芯片在具體邏輯功能應(yīng)用時(shí)所消耗的動(dòng)態(tài)功率PD，或使用配套的功耗分析軟件進(jìn)行功耗的計(jì)算，總而言之，芯片邏輯陣開(kāi)關(guān)等效電容的功耗PD的值總是可以獲取出來(lái)的，再根據(jù)之前的功耗計(jì)算公式反推出CPD。

27.8nF已經(jīng)不小了，再乘上50倍旁路電容的倍數(shù)，則旁路電容的總?cè)萘恐辽賾?yīng)為27.8nF×50=1390nF=1.39uF，因此，動(dòng)態(tài)功耗越大的芯片需要在旁邊放置更多的旁路電容就是這個(gè)道理。

編輯：jq