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Versal ACAP:精簡設(shè)計進程的最佳實踐

YCqV_FPGA_EETre ? 來源:FPGA開發(fā)圈 ? 作者:FPGA開發(fā)圈 ? 2021-05-31 11:27 ? 次閱讀

隨著AI、大數(shù)據(jù)、云計算等技術(shù)在各行各業(yè)廣泛應(yīng)用

相應(yīng)的設(shè)計結(jié)構(gòu)和設(shè)計內(nèi)容也變得日益復(fù)雜

目前的應(yīng)用開發(fā)速度已無法滿足企業(yè)的需求

如何簡化設(shè)計進程,提高應(yīng)用開發(fā)效率

成為當下亟需解決的問題

賽靈思 Versal 自適應(yīng)計算加速平臺的設(shè)計方法論

是幫助精簡 Versal 器件設(shè)計進程的一整套最佳實踐

遵循這些步驟和最佳實踐進行操作

將有助于以最快且最高效的方式實現(xiàn)期望的設(shè)計目標

多計算引擎支持不同系統(tǒng)設(shè)計類型

Versal ACAP 屬于異構(gòu)計算平臺,具有多個計算引擎。在 Versal ACAP 上可映射各種應(yīng)用,包括對無線系統(tǒng)、機器學習推斷和視頻處理算法進行信號處理。除了多個計算引擎外,Versal ACAP 還可使用高速串行 I/O、片上網(wǎng)絡(luò) (NoC)、 DDR4/LPDDR4 存儲器控制器和多重速率以太網(wǎng)介質(zhì)訪問控制器 (MRMAC) 來提供超高系統(tǒng)帶寬。Versal 器件分類為 Versal Prime 系列、Premium 系列和 AI Core 系列。

下圖顯示了每種 Versal 器件系列所支持的不同系統(tǒng)設(shè)計類型和設(shè)計流程。

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圖:系統(tǒng)設(shè)計類型

適用所有系統(tǒng)的設(shè)計流程

系統(tǒng)設(shè)計方法論要求基于目標應(yīng)用明確所有系統(tǒng)要求。其中包括識別具有正確特性(例如,DDRMC IP 數(shù)量、AI 引擎 等)的相應(yīng) Versal 器件。您還必須考量功耗和發(fā)熱要求。選擇相應(yīng)的器件后,下一步即可著手系統(tǒng)設(shè)計,包括在器件上進行目標應(yīng)用的軟硬件協(xié)同設(shè)計、系統(tǒng)驗證以及初始化和調(diào)試。

為確保充分利用 Versal ACAP 中可用的多種多樣的計算元件,并使用最高效的實現(xiàn)流程,賽靈思建議采用下圖所示的系統(tǒng)設(shè)計方法論流程,此流程適用于所有系統(tǒng)設(shè)計類型。

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圖:系統(tǒng)設(shè)計方法流程

系統(tǒng)設(shè)計時的考慮因素

合理可行的設(shè)計流程解決方案需要將各種關(guān)鍵變量考慮在內(nèi),在僅限硬件的系統(tǒng)設(shè)計中,關(guān)鍵注意事項之一設(shè)計中的數(shù)據(jù)流。通常這些設(shè)計都具有下列組件:

? 多個高速 I/O 接口

? 內(nèi)部數(shù)據(jù)緩沖和存儲,具有由片上 RAM 和外部 DDR 存儲器組成的存儲器層級

? 內(nèi)部數(shù)據(jù)處理邏輯

對于能夠處理外部和內(nèi)部流量帶寬和時延要求的設(shè)計,為其創(chuàng)建 DDRMC-NoC 配置至關(guān)重要。賽靈思建議先執(zhí)行流量分析以評估并最終明確流量,然后再繼續(xù)執(zhí)行設(shè)計的整體集成和實現(xiàn)階段。除此以外,報告中還涵蓋了嵌入式系統(tǒng)設(shè)計值得考量的特殊注意事項,根據(jù)隨附的是嵌入式系統(tǒng)還是服務(wù)器系統(tǒng),每個步驟所面臨的難題也不盡相同。

編輯:jq

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原文標題:用戶指南 | Versal ACAP:精簡設(shè)計進程的最佳實踐

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