存儲(chǔ)器以及DDR5技術(shù)及完整的測(cè)試方案

· 寄語(yǔ) ·

小伙伴們，我們又見面了，上一期?「IC手記 ? 點(diǎn)沙成金的半導(dǎo)體行業(yè)」給大家介紹了芯片簡(jiǎn)史和PA測(cè)試的內(nèi)容，這一期，我們繼續(xù)為大家?guī)頂?shù)字芯片的重要分支：存儲(chǔ)器，以及DDR5技術(shù)及完整的測(cè)試方案。

存儲(chǔ)器簡(jiǎn)史

存儲(chǔ)芯片是數(shù)字芯片的重要組成部分，能夠存儲(chǔ)程序和各種數(shù)據(jù)，并能在計(jì)算機(jī)運(yùn)行過程中高速、自動(dòng)地完成程序或數(shù)據(jù)的存取，如下是存儲(chǔ)芯片的基本分類：

圖：存儲(chǔ)器基本分類

存儲(chǔ)器主要分為ROM和RAM兩大類，簡(jiǎn)介如下：

ROM：只讀存儲(chǔ)器

ROM所存數(shù)據(jù)，一般是裝入整機(jī)前事先寫好的,整機(jī)工作過程中只能讀出，ROM所存數(shù)據(jù)穩(wěn)定，斷電后所存數(shù)據(jù)也不會(huì)改變。

RAM：隨機(jī)存取存儲(chǔ)器

(random access memory)

RAM是與CPU直接交換數(shù)據(jù)的內(nèi)部存儲(chǔ)器，它可以隨時(shí)讀寫，速度快，通常作為操作系統(tǒng)或其他正在運(yùn)行中的程序的臨時(shí)數(shù)據(jù)存儲(chǔ)媒介，當(dāng)電源關(guān)閉時(shí)RAM不能保留數(shù)據(jù)。

DDR SDRAM，也是我們今天的主角，在SDRAM的基礎(chǔ)上發(fā)展而來，這種改進(jìn)型的DRAM和SDRAM是基本一樣的，不同之處在于它可以在一個(gè)時(shí)鐘讀寫兩次數(shù)據(jù)，這樣就使得數(shù)據(jù)傳輸速度加倍了，也是目前電腦中用得最多的內(nèi)存，而且具有成本優(yōu)勢(shì)。DDR已經(jīng)發(fā)展至今已經(jīng)進(jìn)化到DDR5，與DDR4相比，DDR5 在強(qiáng)大的封裝中帶來了全新的架構(gòu)，下面我們會(huì)著重介紹DDR5技術(shù)及測(cè)試方案。

DDR5簡(jiǎn)介

DDR總線經(jīng)過演進(jìn)，如今已經(jīng)發(fā)展到DDR5，下圖是DDR總線的演進(jìn)路線：

圖：DDR技術(shù)演進(jìn)

無論是從移動(dòng)計(jì)算、PC、服務(wù)器到圖形計(jì)算等領(lǐng)域，總線從早期的低速簡(jiǎn)單時(shí)序特性，到DFE等技術(shù)在DDR5中被應(yīng)用，內(nèi)存總線在逐步引入SerDes技術(shù)，并逐漸逼近通道傳輸極限。隨著DDR5規(guī)范的正式發(fā)布，步入2021年，DDR5已開始被服務(wù)器CPU和存儲(chǔ)器廠商所采用，其具備更高的數(shù)據(jù)速率、更低的能耗和更高的密度。

DDR5具備如下幾個(gè)特點(diǎn)：

· 更高的數(shù)據(jù)速率 ·

DDR5最大數(shù)據(jù)速率為 6400MT/s（百萬次/秒），而 DDR4 為 3200MT/s，DDR5 的有效帶寬約為 DDR4 的 2 倍。

· 更低的能耗 ·

DDR5的工作電壓為1.1V，低于DDR4的1.2V，能降低單位頻寬的功耗達(dá)20％以上

· 更高的密度 ·

DDR5 將突發(fā)長(zhǎng)度增加到 BL16，約為 DDR4 的兩倍，提高了命令/地址和數(shù)據(jù)總線效率。相同的讀取或?qū)懭胧聞?wù)現(xiàn)在提供數(shù)據(jù)總線上兩倍的數(shù)據(jù)，同時(shí)限制同一存儲(chǔ)庫(kù)內(nèi)輸入輸出/陣列計(jì)時(shí)約束的風(fēng)險(xiǎn)。

此外，DDR5 使存儲(chǔ)組數(shù)量翻倍，這是通過在任意給定時(shí)間打開更多頁(yè)面來提高整體系統(tǒng)效率的關(guān)鍵因素。所有這些因素都意味著更快、更高效的內(nèi)存以滿足下一代計(jì)算的需求。

應(yīng)對(duì)DDR5測(cè)試的挑戰(zhàn)

如前文所屬，DDR5具備諸多的優(yōu)勢(shì)，也極大增加了測(cè)試的難度及復(fù)雜度。作為測(cè)試行業(yè)的領(lǐng)導(dǎo)者，是德科技一直以來積極推動(dòng)JEDEC DDR5規(guī)范測(cè)試方案的開發(fā)，與行業(yè)內(nèi)的頭部伙伴共同推動(dòng)規(guī)范的演進(jìn)和實(shí)施，從DDR總線仿真、測(cè)試夾具的定義和開發(fā)、Rx測(cè)試及Tx測(cè)試苛刻的抖動(dòng)質(zhì)量要求、再到協(xié)議測(cè)試方法的開發(fā)。是德科技也是唯一一家提供完整DDR5的Tx/Rx物理層到協(xié)議測(cè)試的方案提供商。

針對(duì)DDR生態(tài)鏈中的不同產(chǎn)品形態(tài)，是德科技都提供完整的解決方案，如下圖，包括發(fā)射端測(cè)試、接收端測(cè)試、協(xié)議測(cè)試等等，我們?cè)谙挛臅?huì)分別予以介紹。

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DDR5發(fā)送端測(cè)試

隨著信號(hào)速率的提升，SerDes技術(shù)開始在DDR5中采用，如會(huì)采用DFE均衡器改善接收誤碼率，另外DDR總線在發(fā)展過程中引入訓(xùn)練機(jī)制，不再是簡(jiǎn)單的要求信號(hào)間的絕對(duì)建立保持時(shí)間，在DDR4的時(shí)代開始使用眼圖的概念，在DDR5時(shí)代，引入抖動(dòng)成分概念，從成因上區(qū)分解Rj，Dj等，對(duì)芯片或系統(tǒng)設(shè)計(jì)提供更具體的依據(jù)；在抖動(dòng)的參數(shù)分析上，也增加了一些新的抖動(dòng)定義參數(shù)，并有嚴(yán)苛的測(cè)量指標(biāo)。

針對(duì)這些要求，是德科技提供了完整的解決方案。基于是德科技10bit ADC的UXR示波器，配合D9050DDRC軟件，及高阻RC探頭MX0023A，及Interposer，可以實(shí)現(xiàn)對(duì)DDR信號(hào)的精確表征。

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DDR5 接收端測(cè)試

隨著DDR5信號(hào)目標(biāo)速率持續(xù)提升，鏈路的ISI和串?dāng)_問題愈發(fā)明顯，在DDR芯片顆粒端信號(hào)可能已經(jīng)閉合，為了保證誤碼率，在DDR5芯片中引入了VGA+DFE的結(jié)構(gòu)，使得均衡后內(nèi)部眼圖重新展開。所以傳統(tǒng)的只在DDR memory端測(cè)試眼圖的方法在DDR5時(shí)代并不是一個(gè)合理的方法，是德科技針對(duì)這種情況，推動(dòng)了DDR5新的測(cè)試方法，即Rx測(cè)試。

下圖為基于UXR示波器及M8020A誤碼儀的接收端校準(zhǔn)和測(cè)試組網(wǎng)：

是德科技和協(xié)會(huì)及相關(guān)公司共同定義了測(cè)試夾具，如CTC2測(cè)試基板夾具，Device芯片測(cè)試夾具卡。接收端測(cè)試包括如下測(cè)試內(nèi)容：DQS Voltage Sensitivity，DQ Voltage Sensitivity，DQS Jitter Sensitivity，DQ Stressed Eye，CA Voltage Sensitivity，CA Stressed Eye，DQS2DQ，DFE Characterization等。

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DDR5協(xié)議測(cè)試

JEDEC的規(guī)范中，定義了如下圖中的參數(shù)要求，是德科技的U4164A邏輯分析儀，可用于DDR5協(xié)議測(cè)試。B4661A軟件可以支持這些參數(shù)的實(shí)時(shí)和后分析功能，分析判斷測(cè)試結(jié)果是否符合規(guī)范的范圍要求，并且可以跟蹤測(cè)量結(jié)果，對(duì)于違規(guī)的測(cè)量參數(shù)可以跟蹤到波形界面，從而定位命令和操作的根源問題。

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DDR5芯片顆粒及DIMM測(cè)試

針對(duì)DDR5，基于U4164A x 4及Futureplus公司FS2600 DDR5 RDIMM/LRDIMM Interposer夾具。另外，針對(duì)芯片顆粒的測(cè)試，Keysight也提供W5643A DRAM BGA Interposer。

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DDR5測(cè)試總結(jié)

是德科技為DDR行業(yè)提供了最完整的解決方案。

原文標(biāo)題：IC手記 ? 存儲(chǔ)器芯片及DDR5

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