在ZCU106單板上驗(yàn)證Xilinx超低延時(shí)編解碼方案

Xilinx提供超低延時(shí)編解碼方案，在ZCU106單板上可以驗(yàn)證。文檔MPSoC VCU TRD 2020.2 Low Latency XV20 提供了詳細(xì)命令。

缺省情況下，編碼使用的是PS DDR。如果PS DDR已經(jīng)被其它應(yīng)用占用，也可以讓編碼使用的PL DDR。在VCU TRD 2020.2的例子zcu106_llp2_xv20基礎(chǔ)上，做如下更改，可以實(shí)現(xiàn)使用PL DDR編碼。

01硬件連接

和編碼訪問(wèn)的DDR相關(guān)的硬件連接有下列AXI Master端口。

1. HDMI_in axi_m port 0

2. HDMI_in axi_m port 1

3. HDMI_in axi_m port 2

4. HDMI_in axi_m port 3

5. Sync IP axi_m port 0

6. Sync IP axi_m port 1

7. vcu mcu axi_m port

8. vcu enc axi_m port 0

9. vcu enc axi_m port 1

其中vcu enc axi_m port 0和vcu enc axi_m port 1連接到了Sync IP；vcu mcu axi_m port已經(jīng)連接到了PS DDR和PL DDR。

對(duì)于剩下的axi_m port，都要連接到PL DDR。

下面是經(jīng)過(guò)驗(yàn)證的修改。實(shí)際驗(yàn)證表明，它支持PL DDR編碼。其中，藍(lán)色的連接，是做了修改的；紅色的連接，是新增的。

修改連接后，要檢查各個(gè)AXI Master的地址分配。

02軟件設(shè)置

在devicetree中，要保留內(nèi)存，并分配給VCU編碼模塊、HDMI輸入模塊使用。

/ {

reserved-memory {

#address-cells = 《0x2》;

#size-cells = 《0x2》;

ranges;

plmem_multimedia： pl_dma_mem_region {

compatible = “shared-dma-pool”;

no-map;

reg = 《0x48 0x0 0x0 0x70000000》;

};

};

};

&encoder {

memory-region = 《&plmem_multimedia》;

};

&amba_pl {

vcap_hdmi {

compatible = “xlnx，video”;

dma-names = “port0”;

dmas = 《&hdmi_input_v_frmbuf_wr_0 0》;

memory-region = 《&plmem_multimedia》;

vcap_hdmi_ports： ports {

#address-cells = 《1》;

#size-cells = 《0》;

vcap_hdmi_port： port@0 {

direction = “input”;

reg = 《0》;

vcap_hdmi_in： endpoint {

remote-endpoint = 《&vpss_scaler_out》;

};

};

};

};

};

&vcap_hdmi2 {

memory-region = 《&plmem_multimedia》;

};

&vcap_hdmi3 {

memory-region = 《&plmem_multimedia》;

};

&vcap_hdmi4 {

memory-region = 《&plmem_multimedia》;

};

原文標(biāo)題：【工程師分享】ZCU106在PLDDR實(shí)現(xiàn)超低延時(shí)編碼

文章出處：【微信公眾號(hào)：FPGA開(kāi)發(fā)圈】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

責(zé)任編輯：haq