一文讓你明白晶體振蕩器三態(tài)輸出技術(shù)到底是什么

石英晶體振蕩器常用的輸出模式主要包括：TTL、CMOS、ECL、PECL、LVDS、Sine Wave。其中TTL、CMOS、ECL、PECL、LVDS均屬于方波，Sine Wave屬于正弦波。今天給大家講解到的是晶體振蕩器中的三態(tài)輸出技術(shù)。

大多數(shù)數(shù)字系統(tǒng)使用由兩個(gè)狀態(tài)級別0和1表示的二進(jìn)制數(shù)系統(tǒng)。在一些特殊應(yīng)用中，需要第三狀態(tài)（Hi阻抗輸出）。TTL，HCMOS或HCMOS石英晶體振蕩器提供三態(tài)輸出或三態(tài)啟用/禁用功能。其常見應(yīng)用包括自動(dòng)測試，總線數(shù)據(jù)傳輸。

這三種狀態(tài)是低，高和高阻抗（HiZ或浮動(dòng)）。高阻抗?fàn)顟B(tài)的輸岀表現(xiàn)得好像它與電路斷開，除了可能有小的漏電流。三態(tài)器件具有使能/禁止輸入，通常在幾乎任何封裝的引腳1上。當(dāng)使能為高電平或懸空時(shí)，器件振蕩（輸出高電平和低電平），當(dāng)引腳1接地（邏輯“0”）時(shí)，器件進(jìn)入高阻態(tài)。

總線是一組通用的電線，通常用于數(shù)據(jù)傳輸。三態(tài)總線有幾個(gè)三態(tài)輸出連接在一起。通過控制電路，除了一個(gè)總線上的所有設(shè)備都具有高阻抗?fàn)顟B(tài)的輸出。其余器件使能，驅(qū)動(dòng)高低輸出總線。

三態(tài)功能的其他應(yīng)用是用于自動(dòng)測試設(shè)備（ATE）。幾個(gè)有源晶振晶體振蕩器的輸出連接在一起。對于控制電路，除了振蕩器外，所有振蕩器都具有高阻抗?fàn)顟B(tài)的輸出。選擇的振蕩器將從計(jì)數(shù)器讀出其頻率。

在三態(tài)函數(shù)生效之前總會(huì)有一些延遲。此轉(zhuǎn)換發(fā)生在兩個(gè)轉(zhuǎn)換（禁用和啟用時(shí)）。從低電平開始的三態(tài)輸出禁止時(shí)間是tPLZ，三態(tài)到低電平的輸出使能時(shí)間是tPZL。

CMOS

上升和下降時(shí)間CMOS技術(shù)的上升和下降時(shí)間取決于其速度（CMOS、HCMOS、ACMOS、 BICMOS），石英晶體振蕩的電源電壓，負(fù)載電容和負(fù)載配置。CMOS 40000列的典型上升和下降時(shí)間為30ns， HCMOS為6ns，而ACMOS（ HCMOS/TTL兼容）的最大上升和下降時(shí)間為3ns。典型的上升和下降時(shí)間在其波形水平的10％至90％之間測量。

ACMOS輸出終止技術(shù)

由于ACMOS（ HCMOS/TL兼容）器件的快速轉(zhuǎn)換時(shí)間，在測試或測量石英晶體振蕩器電氣性能特性時(shí)必須使用正確的端接技術(shù)。端接通常用于解決電壓反射問題，這實(shí)質(zhì)上導(dǎo)致時(shí)鐘波形中的步驟以及過沖和下沖。這可能導(dǎo)致數(shù)據(jù)的錯(cuò)誤時(shí)鐘，以及更高的EM和系統(tǒng)噪聲。

由于PCB板上的線長度及其負(fù)載配置，還需要端接。有三種終止時(shí)鐘軌跡的通用方法，即將器件的輸出阻抗與線路阻抗相匹配的過程：

方法1：串聯(lián)終端在串聯(lián)終端中，阻尼電阻靠近時(shí)鐘信號源放置。Rs的值必須滿足以下要求：Rs≥ZT-Ro

方法2：上拉/下拉電阻在上拉/下拉終端中，組合的戴維寧等效于跡線的特征阻抗。這可能是最干凈的，并且不會(huì)產(chǎn)生任何反射，也會(huì)降低EMI。

編輯：jq