對于雙重光刻你們了解多少？

集成電路設(shè)計(jì)發(fā)展到超深亞微米，其特征尺寸越來越小，并趨近于曝光系統(tǒng)的理論極限，光刻后硅片表面的成像將產(chǎn)生嚴(yán)重的畸變，即產(chǎn)生光學(xué)鄰近效應(yīng)（Optical Proximity Effect）。隨著光刻技術(shù)面臨更高要求和挑戰(zhàn)，人們提出了浸沒式光刻（Immersion Lithography），離軸照明（Off Axis Illumination），移相掩膜（Phase Shift Mask）等各種分辨率增強(qiáng)技術(shù)（Resolution EnhancementTechnology）來改善成像質(zhì)量，增強(qiáng)分辨率。

雙重光刻基本原理及流程

雙重光刻技術(shù)（Double Patterning ）作為一種有效的光刻分辨率增強(qiáng)技術(shù)被廣泛的應(yīng)用于22nm，20nm，14nm技術(shù)節(jié)點(diǎn)。當(dāng)前主流的1.35NA的193nm浸沒式光刻機(jī)能夠提供36-40nm的半周期（half-pitch）分辨率，可以滿足28nm邏輯技術(shù)節(jié)點(diǎn)的要求，如果小于該尺寸，就需要雙重曝光甚至多重曝光技術(shù)。

雙重光刻技術(shù)主要的實(shí)現(xiàn)方式有兩種：一種是曝光——刻蝕——曝光——刻蝕（Lithography-Etch- Lithography-Etch），LELE的基本原理就是把原來一層光刻圖形拆分到兩個(gè)或多個(gè)掩膜上，利用多次曝光和刻蝕來實(shí)現(xiàn)原來一層設(shè)計(jì)的圖形。另一種是自對準(zhǔn)雙重成像技術(shù)（self-aligned double patterning），SADP的原理是一次光刻后，再在第一次光刻圖形周圍通過淀積側(cè)墻，通過刻蝕實(shí)現(xiàn)對空間圖形的倍頻。

圖1 LELE原理

圖形拆分

雙重光刻的關(guān)鍵步驟需要對復(fù)雜版圖進(jìn)行拆分，也就是按照一定的規(guī)則將設(shè)計(jì)圖形轉(zhuǎn)移到兩個(gè)掩膜版上。事實(shí)上，版圖的拆分可以被認(rèn)為是著色問題，原因在于拆分時(shí)不同掩膜上的圖形用不同的顏色加以區(qū)分。在拆分過程中，拆分后的圖形必須滿足根據(jù)工藝條件確定的規(guī)則，不滿足規(guī)則的部分稱為沖突。根據(jù)版圖的結(jié)構(gòu)和復(fù)雜性，拆分模式可以分為兩類：一種模式允許引入切割解決沖突，稱為縫合（stitch）；另一種模式不允許引入切割，只能自然分解或重新設(shè)計(jì)版圖，稱為非縫合式（non-stitch）。表1中列出了一些基本的拆分規(guī)則。

表1 拆分規(guī)則及其來源和對工藝的影響

基于DRC的拆分規(guī)則會(huì)對版圖提出一定的要求，最基本的拆分規(guī)則如圖4所示。寬度規(guī)則指定設(shè)計(jì)中任何形狀的最小寬度，間距規(guī)則指定兩個(gè)相鄰對象之間的最小距離。根據(jù)這些規(guī)則對版圖進(jìn)行分解。

圖2 一些基本的圖形拆分規(guī)則

下面以一個(gè)簡單的4線條版圖拆分為例。首先對圖形進(jìn)行拆分，紅/藍(lán)表示不同的掩膜，綠色線條表示分解后可能存在的沖突。分解后對掩膜進(jìn)行DRC檢查，通常情況下拆分能夠滿足要求。

圖3 一個(gè)簡單的DRC拆分示例

然而對于一些復(fù)雜的圖形，如DRAM及邏輯單元等的復(fù)雜二維電路結(jié)構(gòu)，簡單的二色法和設(shè)計(jì)規(guī)則檢查DRC（Design Rule Cheek）是不能完全消除沖突的，往往需要引入切割才能完成拆分規(guī)定的要求。

如下圖所示。在圖中圓圈部分表示線間距小于最小線間距（minSpace），通過在U形底部引入分割將復(fù)雜圖形分成了兩部分，然后將分割后的圖形置于兩塊掩膜版上從而達(dá)到了消除沖突的目的。

圖4 縫合式拆分

引入切割雖然可以解決原來的沖突，但是切割的最大問題是縫合（stitch）處對套刻誤差（overlay）十分敏感，可能產(chǎn)生頸縮（分割后圖形小于設(shè)計(jì)圖形）和橋連（過曝光導(dǎo)致圖形粘連）現(xiàn)象。為減少頸縮現(xiàn)象可以在縫合點(diǎn)引入一定程度的交疊。此外，對于切割引起的新的沖突又需要進(jìn)一步的優(yōu)化和切割，直至最終的沖突數(shù)最小。如果引入切割仍然不能解決沖突，就只能對版圖進(jìn)行重新設(shè)計(jì)。應(yīng)當(dāng)在設(shè)計(jì)之初就考慮到版圖中的特殊拓?fù)浣Y(jié)構(gòu)，如環(huán)形，U形，H形等，盡量避免這些結(jié)構(gòu)可能產(chǎn)生的影響。

對版圖拆分完成后，就需要對兩張掩膜進(jìn)行OPC（optical proximity correction）等分辨率增強(qiáng)技術(shù)，提高光刻的成像質(zhì)量。緊接著進(jìn)行光刻可行性檢查（lithography compliance check），清除壞點(diǎn)（Hotspot）等操作。其中這樣的過程需要反復(fù)操作多次，直至滿足設(shè)計(jì)要求。DPT數(shù)據(jù)處理流程如圖所示。

圖5 DPT版圖數(shù)據(jù)處理流程

雙重光刻面臨的挑戰(zhàn)

雙重光刻技術(shù)只需對現(xiàn)有光刻基礎(chǔ)設(shè)施進(jìn)行很小的改動(dòng)，就可以有效填補(bǔ)更小節(jié)點(diǎn)的光刻技術(shù)空白。然而，雙重光刻仍然會(huì)帶來一些挑戰(zhàn)。

（1）套刻精度是需要考慮的關(guān)鍵問題，因?yàn)閮商讏D形必須非常精確地對準(zhǔn)以避免電路錯(cuò)誤。由于兩次曝光的對準(zhǔn)誤差直接和最終的關(guān)鍵尺寸（critical dimension）誤差相聯(lián)系，當(dāng)通常的CD誤差認(rèn)為是最小尺寸的10%時(shí)，由于需要考慮雙重圖形的對準(zhǔn)誤差，CD誤差只允許是最小尺寸的5%。同時(shí)對掩膜版上圖形的精確放置（placement）也提出了挑戰(zhàn)，對分割出來的掩膜相互之間的疊合離散要求也變得十分復(fù)雜與嚴(yán)格。

（2）另一個(gè)關(guān)鍵點(diǎn)還在于尋求一種合適的高對比度非線性光刻膠或?qū)Ρ榷仍鰪?qiáng)層材料。因?yàn)榈诙纹毓庖讓Φ谝淮纹毓鈭D形產(chǎn)生影響，因此需要其能夠吸收來自鄰近曝光的弱光，但又不會(huì)形成圖案;需要這種光刻膠能同時(shí)兼顧導(dǎo)線和間距區(qū)的曝光，且更適合實(shí)現(xiàn)光學(xué)臨近效應(yīng)。

（3）雙重曝光降低了光刻機(jī)的要求，但也提高了掩膜制造的難度和設(shè)計(jì)的難度。掩膜的設(shè)計(jì)需要合理地分割掩膜版圖形，并檢驗(yàn)分解正確性。這也正是可制造性設(shè)計(jì)（design for manufacturability）的目的，使設(shè)計(jì)出的產(chǎn)品最終可以生產(chǎn)出來

在雙重光刻的實(shí)現(xiàn)中，套刻精度是不得不面對的關(guān)鍵問題，因?yàn)閮商讏D形必須精確地對準(zhǔn)在一起以保證線寬及其均勻性，這是量產(chǎn)的重要參數(shù)。套刻精度誤差來源于一系列可能的因素包括圖像校準(zhǔn)誤差、晶圓變形、掩模扭曲、過程誤差等，一般難以完全消除。

如圖6所示，第一次曝光圖形的中心位置為S1，第二次曝光圖形的中心位置為S2。線寬L1由晶圓邊界X4和曝光圖形邊界X1確定，線寬L2由兩次曝光圖形的邊界確定。在版圖確定的情況下，S1的位置決定了L1的線寬，S1，S2的套刻誤差決定了L2的線寬，這樣最終線寬及其均勻性也就由兩次曝光的位置S1，S2確定。對于45nm半周期節(jié)點(diǎn)，最小的線寬尺寸為45nm，如果可接受的CD變化范圍為10%，那么套刻誤差必須控制在4.5nm以內(nèi)。綜合各種因素，目前而言，3nm的套刻精度被認(rèn)為是廣泛認(rèn)可的精度目標(biāo)。

圖6 套刻誤差對線寬及其均勻性的影響

雙重光刻雖然增強(qiáng)了圖形分辨率，降低了對光刻機(jī)分辨率的要求，但是每次曝光時(shí)線條的尺寸仍然與單次曝光相同。因此，光刻機(jī)的成像質(zhì)量仍然會(huì)影響到線條的尺寸。此外，如果光刻工藝控制不夠嚴(yán)格，還有可能出現(xiàn)周期移動(dòng)-——每次曝光的線寬偏差以及第二次曝光相對于第一次曝光圖形套刻誤差都將導(dǎo)致圖形局部周期性的起伏。

圖7 套刻誤差引起的周期移動(dòng)

參考文獻(xiàn)

［1］韋亞一。 超大規(guī)模集成電路先進(jìn)光刻理論與應(yīng)用［M］。 科學(xué)出版社， 2016.

［2］姚樹歆。 基于32nm光刻雙重圖形技術(shù)的研究和工藝實(shí)踐［D］。 復(fù)旦大學(xué)， 2011.

［3］Arnold， W， M. Dusa， and J.Finders. “Manufacturing Challenges in Double Patterning Lithography.”IEEE International Symposium on Semiconductor Manufacturing IEEE Xplore，2006:283-286.

［4］Drapeau， Martin， et al.“Double patterning design split implementation and validation for the 32nmnode.” 6521（2007）：652109-652109-15.

［5］Yuan， Kun， J. S. Yang， and D.Z. Pan. “Double Patterning Layout Decomposition for Simultaneous Conflictand Stitch Minimization.” IEEE Transactions on Computer-Aided Design ofIntegrated Circuits and Systems 29.2（2010）：185-196.

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