基于FLEX10K100A FPGA實(shí)現(xiàn)信道編碼系統(tǒng)的設(shè)計(jì)

作者：張蓉，曲晶，王志華，柳春笙，陳國(guó)慶

1 數(shù)字音頻廣播（DAB）發(fā)射系統(tǒng)及信道編碼器

DAB是繼調(diào)幅和調(diào)頻廣播之后的第三代廣播體系。與模擬廣播相比它不僅可以提供高質(zhì)量的聲音信號(hào)（CD音質(zhì)），也可以提供數(shù)據(jù)、圖像等多種其他附加服務(wù)。它可以保證在高速移動(dòng)接收時(shí)的聲音質(zhì)量，具有很強(qiáng)的抗干擾能力，在同樣的頻帶寬度和環(huán)境下，DAB可以提供高質(zhì)量的多種多樣的廣播節(jié)目。

DAB的發(fā)射系統(tǒng)主要包括處于節(jié)目提供商位置的信源編碼器，處于廣播臺(tái)演播室位置的復(fù)接器和處于發(fā)射機(jī)內(nèi)部的COFDM（編碼正交頻分復(fù)用）編碼調(diào)制器。其中COFDM可分為信道編碼、OFDM調(diào)制和數(shù)字上變頻。本文主要討論使用FLEX10K系列FPGA來實(shí)現(xiàn)信道編碼的功能。

DAB的信道編碼部分主要包括能量擴(kuò)散、卷積編碼和刪除、時(shí)間交織等，輸入為來自復(fù)接器的ETI（業(yè)務(wù)群傳輸接口Ensemble Transport Interface）幀，輸出為DAB傳輸幀。能量擴(kuò)散的作用是通過對(duì)二進(jìn)制序列的隨機(jī)化處理使頻譜擴(kuò)散，減少連‘0’和連‘1’的出現(xiàn)，以保證接收端比特按時(shí)恢復(fù)。對(duì)于信號(hào)的傳輸來說，由于卷積編碼引入了大量的冗余比特，因此DAB的信道編碼采用刪除型的卷積編碼。DAB發(fā)射機(jī)使用時(shí)間交織技術(shù)來糾正突發(fā)性的塊差錯(cuò)。它按照既定的規(guī)則打亂數(shù)據(jù)排列順序，使得信道中成塊的錯(cuò)誤分散在不同幀中，再結(jié)合卷積編碼的點(diǎn)糾錯(cuò)能力，可以使接收機(jī)能夠糾正移動(dòng)傳輸中經(jīng)常出現(xiàn)的塊差錯(cuò)。

2 FLEX10K系列特點(diǎn)

FLEX10K系列是Altera公司生產(chǎn)的一種嵌入式可編程邏輯器件PLD-Programmable Logic Device 。Flex可更改邏輯單元陣列采用可重構(gòu)的CMOS SRAM單元，其結(jié)構(gòu)集成了實(shí)現(xiàn)通用多功能門陣列所需的全部特征。FLEX10K系列器件容量可達(dá)25萬門，能夠高速度、高性能地將整個(gè)數(shù)字系統(tǒng)集成于單個(gè)器件中。FLEX10K系列的高密度和易于在設(shè)計(jì)中實(shí)現(xiàn)復(fù)雜宏函數(shù)與存儲(chǔ)器，使其可以適應(yīng)系統(tǒng)級(jí)設(shè)計(jì)的要求。

FLEX10K器件可通過Altera的MAX PLUS II 系統(tǒng)來開發(fā)，它具有強(qiáng)大的功能，支持原理圖、硬件描述語言（VHDL，AHDL，verilogHDL）等多種輸入方式。用FPGA來實(shí)現(xiàn)DAB信道編碼器，大大簡(jiǎn)化了系統(tǒng)結(jié)構(gòu)。而且VHDL描述語言的使用縮短了開發(fā)時(shí)間，增強(qiáng)了系統(tǒng)的可讀性，便于后續(xù)產(chǎn)品的升級(jí)。如果想改變軟件設(shè)計(jì)，只要修改程序、重新編譯、下載即可，十分方便。即使要改變硬件設(shè)計(jì)，也可通過重新分配FPGA管腳實(shí)現(xiàn)，不需大規(guī)模改動(dòng)原有的硬件。從信道編碼器的的功能特點(diǎn)看，大部分是比特操作。如果使用DSP或單片機(jī)，每個(gè)指令周期只能處理一個(gè)字節(jié)中的一比特，效率相當(dāng)?shù)?。而FPGA可以對(duì)多個(gè)比特同時(shí)并行操作，大大提高了處理效率。由于FPGA的最高工作頻率在100MHz以上，所以可以通過提高FPGA的工作頻率來提高其處理數(shù)據(jù)的速度。

本設(shè)計(jì)中所用的FLEX10K100A FPGA是FLEX10K系列中的一種，它的等效門數(shù)為10萬門，內(nèi)建24K字節(jié)RAM，可用的I/O管腳達(dá)到189個(gè)，核心電壓3.3V，支持5V輸入輸出。設(shè)計(jì)中采用原理圖和VHDL語言混合輸入的方法。

3 用FPGA實(shí)現(xiàn)信道編碼功能

DAB信道編碼技術(shù)包括ETI解復(fù)接、能量擴(kuò)散、卷積編碼和刪除和時(shí)間交織。其中ETI解復(fù)接和系統(tǒng)控制由一片DSP ADSP2181來實(shí)現(xiàn)，核心部分能量擴(kuò)散、卷積編碼刪除時(shí)間交織全部由一片F(xiàn)LEX10K100A實(shí)現(xiàn)。一個(gè)ETI幀中主要包括幀頭信息本幀及幀內(nèi)各子通道的相關(guān)信息和主業(yè)務(wù)流數(shù)據(jù)MST包括音頻數(shù)據(jù)碼流和快速數(shù)據(jù)通道（FIC）。圖1是信道編碼的硬件實(shí)現(xiàn)示意圖。

來自復(fù)接器的碼流（ETI）經(jīng)E1接口板，解出ETI幀，存入輸入雙口RAM緩沖區(qū)。在每幀（24ms）開始時(shí)，控制器2181從輸入緩沖區(qū)讀入ETI幀并根據(jù)幀頭信息計(jì)算得一組控制矢量，并將其寫回到輸入緩沖區(qū)，然后啟動(dòng)FPGA。FPGA首先讀入控制矢量，然后根據(jù)其描述讀入ETI幀中MST域的各子通道數(shù)據(jù)并進(jìn)行能量擴(kuò)散、卷積編碼和刪除、時(shí)間交織的處理，結(jié)果輸出到輸出緩沖區(qū)給OFDM調(diào)制器。其中SRAM交織緩沖區(qū)是用來存放用于交織的6幀數(shù)據(jù)的。

信道編碼的控制器由adsp2181實(shí)現(xiàn)，控制整個(gè)信道編碼過程的全部動(dòng)作，其中主要包括啟動(dòng)編碼模塊FPGA開始編碼、控制FPGA從外部存儲(chǔ)器的相應(yīng)地址讀取數(shù)據(jù)、為編碼模塊提供進(jìn)行卷積編碼所需的全部參數(shù)、為編碼后數(shù)據(jù)提供存儲(chǔ)地址等。

下面詳細(xì)介紹用FPGA實(shí)現(xiàn)信道編碼的過程。當(dāng)DSP計(jì)算完控制信息后，啟動(dòng)FPGA。FPGA首先讀入計(jì)算所得控制矢量的前幾位幀特征字節(jié)，根據(jù)這幾個(gè)字節(jié)確定了包括FIC通道在內(nèi)的子通道個(gè)數(shù)和輸入數(shù)據(jù)的起始地址，然后分別讀入各子通道特征字節(jié)，并根據(jù)其描述對(duì)各子通道進(jìn)行處理。

3.1 能量擴(kuò)散

能量擴(kuò)散采用原理圖輸入的方法，由9個(gè)D觸發(fā)器和邏輯門實(shí)現(xiàn)。在FPGA中，首先按字節(jié)讀入數(shù)據(jù)，然后進(jìn)行并／串轉(zhuǎn)換，將串行輸入碼流與生成多項(xiàng)式為 Pｘ＝x9+x5+1、初始狀態(tài)全‘1’的偽隨機(jī)比特序列（PRBS）模二相加處理的順序是串行輸入的第0比特與PRBS序列的第0比特異或，就得到能量擴(kuò)散的輸出碼流。將輸出的串行碼流送入卷積編碼器。圖2是能量擴(kuò)散的實(shí)現(xiàn)原理圖。

3.2 卷積編碼

卷積編碼器也是采用原理圖輸入的方法，如圖3所示，通過移位寄存器和其不同抽頭的組合來實(shí)現(xiàn)的。［/td］［/tr］［tr］［td=2，1］寄存器的初始化狀態(tài)為全‘0’，每輸入一個(gè)比特會(huì)產(chǎn)生4個(gè)比特的輸出。當(dāng)有效數(shù)據(jù)送完時(shí)，還要繼續(xù)送入6個(gè)‘0’以使全部寄存器清零。若輸入長(zhǎng)度I的序列，則輸出序列為。輸出序列也可表示為U＝（u0 u1 u2？…？u4i+23？其中ui＝x（i＝0，1，2，．．．，4I+23），其中R、Q分別是i/4的余數(shù)和商。

3.3 卷積編碼的刪除

卷積編碼輸出的前4I個(gè)比特被分成連續(xù)的比特塊，每塊128比特。每塊又被分為32比特的4個(gè)子塊，這4個(gè)子塊使用同一個(gè)刪除模式，刪除模式由PI決定，表1是刪除模式表的一部分。卷積編碼的輸出與刪除模式表中的刪除矢量V相與，剩下的比特壓入一個(gè)堆棧中。當(dāng)16比特的堆棧中堆積的比特?cái)?shù)＞8時(shí)，編碼器將刪除結(jié)果按字節(jié)輸出到16幀長(zhǎng)度的交織緩沖區(qū)暫存。原始數(shù)據(jù)的讀入、能量擴(kuò)散、卷積編碼和刪除是同時(shí)進(jìn)行的。當(dāng)一個(gè)子通道（或FIC）的數(shù)據(jù)讀完時(shí)，能量擴(kuò)散也同時(shí)停止，但編碼和刪除并不停止，還要進(jìn)行最后24比特的編碼和刪除，這24比特使用固定的刪除矢量VT＝（1100 1100 1100 1100 1100 1100）進(jìn)行刪除。對(duì)于有填充字節(jié)（Pad）的還要加入填充，最后輸出一個(gè)字節(jié)。

PI是根據(jù)輸入碼流的比特率、保護(hù)級(jí)（P）和保護(hù)方式（EEP/UEP）決定的。在UEP（非平衡差錯(cuò)保護(hù)）中，把整個(gè)幀的碼流（某個(gè)子通道）分為3或4塊（L1～L4），然后查表即得到相應(yīng)塊的PI和填充比特?cái)?shù)。表2是此保護(hù)級(jí)模式表的一部分。對(duì)于EEP（平衡差錯(cuò)保護(hù)），有A和B兩類保護(hù)模式表，分別對(duì)應(yīng)輸入碼率是8Kbits/s的整數(shù)倍和32Kbits/s的整數(shù)倍，每幀中一個(gè)子通道分為2塊。一般的刪除處理是通過查表進(jìn)行的，而這里查表的工作由控制器完成，查表結(jié)果存在控制矢量字節(jié)中。FPGA可直接根據(jù)結(jié)果編碼，有效降低了FPGA的復(fù)雜度。

3.4 時(shí)間交織

交織開始時(shí)，F(xiàn)PGA已經(jīng)將卷積編碼刪除的結(jié)果順序地寫入交織緩沖區(qū)，然后按照交織規(guī)則亂序地讀出數(shù)據(jù)，完成交織深度為16幀的時(shí)間交織。這個(gè)緩沖區(qū)是一片容量128K字節(jié)的SRAM，分為16個(gè)8K的塊，每塊用來存儲(chǔ)一幀的卷積編碼結(jié)果。SRAM的地址組織如圖4（括號(hào)內(nèi)是各幀的起始地址）。

表3所示的交織規(guī)則對(duì)應(yīng)于128K的交織緩沖區(qū)，其中r是輸入幀的序號(hào)，r＇是輸出幀的序號(hào)，i表示比特的序號(hào)，R（i/16）表示i除以16的余數(shù)，r‘（r i）表示輸出第r’幀第i比特應(yīng)該對(duì)應(yīng)輸出第r幀第i比特。Ram_addr表示在交織緩沖區(qū)中此幀的起始地址。

為符合DAB發(fā)射系統(tǒng)下級(jí)OFDM調(diào)制器需要的碼元格式，交織后的結(jié)果按字節(jié)寫入輸出雙口RAM緩沖區(qū)時(shí)要符合傳輸幀的數(shù)據(jù)結(jié)構(gòu)。根據(jù)DAB傳輸幀的要求，這里的輸出緩沖區(qū)可容納4個(gè)邏輯幀的數(shù)據(jù)，其片選邏輯也是每96ms變化一次，輸出RAM緩沖區(qū)內(nèi)的數(shù)據(jù)結(jié)構(gòu)如圖5。

如上所述，DAB信道編碼器可由單片F(xiàn)LEX10K系列FPGA（adsp2181做控制器）完全實(shí)現(xiàn)。這一方法易于實(shí)現(xiàn)、工作穩(wěn)定、速度快、易于升級(jí)，可以作為今后集成專用ASIC芯片研制的核心技術(shù)基礎(chǔ)。

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