【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第三章】按鍵檢測(cè)實(shí)驗(yàn)

原創(chuàng)聲明：

本原創(chuàng)教程由芯驛電子科技（上海）有限公司（ALINX）創(chuàng)作，版權(quán)歸本公司所有，如需轉(zhuǎn)載，需授權(quán)并注明出處（http://www.alinx.com）。

適用于板卡型號(hào)：

PGL22G/PGL12G

1. 文檔簡(jiǎn)介

通過(guò)按鍵檢測(cè)實(shí)驗(yàn)，檢測(cè)開(kāi)發(fā)板的按鍵功能是否正常，了解硬件描述語(yǔ)言和FPGA的具體關(guān)系，學(xué)習(xí)PDS View RTL Schematic的使用。

2. 實(shí)驗(yàn)環(huán)境

• Windows 10 64位

• View RTL Schematic(Pango Design Suite 2020.3)

3. 實(shí)驗(yàn)原理

3.1 按鍵硬件電路

從圖中可以看到，電路的按鍵松開(kāi)時(shí)是高電平，按下時(shí)是低電平。

3.2 程序設(shè)計(jì)

這個(gè)程序沒(méi)有設(shè)計(jì)的很復(fù)雜，通過(guò)簡(jiǎn)單的硬件描述語(yǔ)言看透硬件描述語(yǔ)言和FPGA硬件的聯(lián)系。首先我們將按鍵輸入經(jīng)過(guò)一個(gè)非門(mén)后再經(jīng)過(guò)2組D觸發(fā)器。經(jīng)過(guò)D觸發(fā)器的信號(hào)，會(huì)在D觸發(fā)器時(shí)鐘輸入的上升沿鎖存然后再送到輸出。

在進(jìn)行硬件描述語(yǔ)言編碼之前，我們已經(jīng)把硬件構(gòu)建完成，這是一個(gè)正常的開(kāi)發(fā)流程。有了硬件設(shè)計(jì)思路無(wú)論是通過(guò)畫(huà)圖還是通過(guò)Verilog HDL、VHDL都能完成設(shè)計(jì)，根據(jù)設(shè)計(jì)的復(fù)雜程序和對(duì)某種語(yǔ)言的熟悉程序來(lái)選擇工具。

4. 工程分析

1）首先建立按鍵的測(cè)試工程，添加verilog測(cè)試代碼，完成編譯分配管腳等流程。

2）使用View RTL Schematic工具查看設(shè)計(jì)

3）分析RTL圖，可以看出第一級(jí)D觸發(fā)器經(jīng)過(guò)取反后輸入，第二級(jí)直接輸入，和預(yù)期設(shè)計(jì)一致。

5. 實(shí)驗(yàn)現(xiàn)象

程序下載到開(kāi)發(fā)板以后， "LED1"、"LED2"、"LED3"、"LED4"都處于亮狀態(tài)，按鍵“KEY1”按下“LED1” 滅，按鍵“KEY2”按下“LED2” 滅，按鍵“KEY3”按下“LED3” 滅, 按鍵“KEY4”按下“LED4”滅。

6. 附錄

key_test.v(verilog代碼)

`timescale1ns/1psmodulekey_test(inputsys_clk,//systemclock50Mhzonboardinputrst_n,//reset,lowactiveinput[3:0]key_in,//inputfourkeysignal,whenthekeydown,thevalueis0output[3:0]led//LEDdisplay,whenthesiganlhigh,LEDlighten);reg[3:0]led_r;//definethefirststageregister,generatefourDFlip-flop
reg[3:0]led_r1;//definethesecondstageregister,generatefourDFlip-flopalways@(posedgesys_clkornegedgerst_n)beginif(~rst_n)
led_r<=4'b0000;else
????????????led_r?<=~key_in;//first?stage?latched?dataendalways@(posedge?sys_clk?ornegedge?rst_n)beginif(~rst_n)
????????????led_r1?<=4'b0000;else
????????????led_r1?<=?led_r;//second?stage?latched?dataendassign?led?=?led_r1;endmodule