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      Vivado下頭文件使用注意事項

      電子設(shè)計 ? 來源：電子設(shè)計 ? 作者：電子設(shè)計 ? 2022-02-08 10:26 ? 次閱讀

      本文轉(zhuǎn)載自： OpenFPGA微信公眾號

      并不局限于Vivado一種EDA。

      頭文件主要使用“文件包括”處理，所謂"文件包含"處理是一個源文件可以將另外一個源文件的全部內(nèi)容包含進來，即將另外的文件包含到本文件之中。Verilog語言提供了`include命令用來實現(xiàn)"文件包含"的操作。

      我在頭文件中定義了一個全局變量如下：

      o4YBAGAKGhWAcQBNAADLiiJWsjo502.png

      我在使用這個全局變量時，始終提示找不到這個全局變量：

      pIYBAGAKGlWAHj-2AAGjt7RCph4684.png

      出現(xiàn)這個問題，主要有兩方面原因：

      1、頭文件類型需要注意：

      o4YBAGAKGpKAM14qAABSlZToiuI737.png

      其中箭頭部分可以修改類型。

      2、引用錯誤：

      output reg [WIDTH-1:0] LED;

      上面是錯誤的，正確如下：

      output reg ['WIDTH-1:0] LED;

      其中第一個引起出錯的可能比較小，試過用其他類型（Verilog源文件類型）也不會有問題。

      關(guān)于文件包含的使用注意以下幾點：

      pIYBAGAKGuGALejNAAVWqOX643Q110.png

      審核編輯：何安

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
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