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IMEC針對5nm及以下尖端工藝的BPR技術(shù)

旺材芯片 ? 來源:半導(dǎo)體百科 ? 作者:半導(dǎo)體百科 ? 2021-01-07 17:18 ? 次閱讀

2020年6月15日至18日(美國時(shí)間,第二天為日本時(shí)間)舉行了“ 2020年技術(shù)與電路專題討論會(huì)(VLSI 2020年專題討論會(huì))”,但實(shí)際上所有的講座錄了視頻,并可付費(fèi)觀看至2020年8月底。 如果像過去那樣在酒店場所召開會(huì)議,則您只能參加眾多平行會(huì)議中的一個(gè)會(huì)議。但是以視頻點(diǎn)播形式,您可以根據(jù)需要觀看所用會(huì)議。這樣做需要花很長時(shí)間,因此應(yīng)許多與會(huì)者的要求,付費(fèi)會(huì)議注冊者的視頻觀看時(shí)間已經(jīng)延長了大約兩個(gè)月,直到8月底。 在這個(gè)VLSI研討會(huì)中,共有86個(gè)工藝研討會(huì),110個(gè)電路研討會(huì),總共約200篇論文。本次技術(shù)研討會(huì)上,與內(nèi)存相關(guān)的會(huì)議是最多的,并且針對每種存儲器類型(例如NAND / NOR / PCM,RRAM,RRAM,F(xiàn)eRAM,STT MRAM和下一代MRAM)均舉行了會(huì)議,覆蓋先進(jìn)器件/工藝,先進(jìn)Si CMOS,先進(jìn)工藝,Ge/SiGe器件,用于量子計(jì)算的器件以及新器件領(lǐng)域。除此之外,與3D堆疊封裝相關(guān)的還有3個(gè)會(huì)議。 接下來,我想在這大約200個(gè)演講中,挑選并介紹一些受到高度贊揚(yáng)的論文和演講。首先,我要介紹是比利時(shí)IMEC的BPR工藝,其次是法國Leti和IBM關(guān)于先進(jìn)CMOS技術(shù)領(lǐng)域的演講。

IMEC針對5nm及以下尖端工藝的BPR技術(shù)

比利時(shí)獨(dú)立研究機(jī)構(gòu)imec的研究人員報(bào)告了在FinFET工藝中添加埋入式電源線(BPR)的實(shí)驗(yàn)成果。該項(xiàng)技術(shù)被定位為5納米及以下制程的重要技術(shù)。他們采用鎢作為該電源線的材料,并且已經(jīng)證實(shí)該技術(shù)對晶體管性能沒有影響。 此外,通過將釕(Ru)用于連接到埋入鎢的布線的通孔,還證實(shí)了其在4 MA /cm2和330℃的條件下承受320小時(shí)以上的電遷移應(yīng)力,以此說明釕是該技術(shù)最優(yōu)選的候選材料。

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圖1,IMEC現(xiàn)場演示文稿截圖

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圖2,BRP的TEM圖,其中鰭節(jié)距為45 nm,鰭與BPR之間的最小距離約為6 nm

Leti宣布推出7層納米片GAA晶體管

環(huán)繞柵(GAA)納米片晶體管的有效溝道寬度大,因此其性能優(yōu)于FinFET。法國國家電子技術(shù)研究所(CEA-LETI-MINATEC)的研究人員討論了在增加每個(gè)有效通道寬度以改善器件性能和制造工藝復(fù)雜性之間進(jìn)行權(quán)衡的問題。 他們首次制作了具有RMG工藝金屬柵極,Inner spacer和自對準(zhǔn)接觸的七層GAA納米片晶體管原型。所制造的晶體管具有出色的溝道電控制能力和極高的電流驅(qū)動(dòng)能力,其飽和電流是兩層堆疊納米片GAA晶體管的三倍(在VDD = 1V時(shí)為3mA /μm)。

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圖3,7層納米片GAA晶體管的TEM圖

IBM報(bào)告了先進(jìn)CMOS的Air Gap 柵極側(cè)墻技術(shù)

業(yè)界早已認(rèn)識到,將Air Gap用作晶體管的柵極側(cè)墻上的絕緣膜間隔物的一部分,是減少寄生電容的有效方法。 IBM研究人員報(bào)告了一種改進(jìn)的Air gap 側(cè)墻技術(shù),該技術(shù)兼容具有自對準(zhǔn)觸點(diǎn)(SAC)技術(shù)和COAG技術(shù)的FinFET晶體管。在新的集成方法中,Air Gap是在形成MOL接觸(SAC和COAG)之后形成的,并且無論晶體管結(jié)構(gòu)如何,都可以形成Air Gap,這使得該技術(shù)應(yīng)用空間非常廣闊。 在假定該技術(shù)降低了15%的有效電容(Ceff)的情況下,演算得出采用該技術(shù)的7nm工藝在功率和性能上將優(yōu)于5nm工藝。

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圖4,(a)是3D概念圖,(b)SAC和COAG之后形成的具有Air gap 的FinFET TEM圖。

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圖5,后Air Gap Spacer 工藝流程圖,由編者摘自對應(yīng)演示文稿 以下是對應(yīng)演示文稿 IMEC

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IBM

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責(zé)任編輯:lq

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原文標(biāo)題:【2020 VLSI】先進(jìn)CMOS工藝一覽

文章出處:【微信號:wc_ysj,微信公眾號:旺材芯片】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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    美滿電子推出5nm、3nm、2nm技術(shù)支持的數(shù)據(jù)基礎(chǔ)設(shè)施新品

    該公司的首席開發(fā)官Sandeep Bharathi透露,其實(shí)施2nm相關(guān)的投資計(jì)劃已啟動(dòng)。雖無法公布準(zhǔn)確的工藝技術(shù)細(xì)節(jié),但已明確表示,2至5nm制程的項(xiàng)目投入正在進(jìn)行。公司專家,尤其
    的頭像 發(fā)表于 01-24 10:24 ?676次閱讀