IC運營工程技術(shù)科普篇識

Q1：單片材料封裝時因封裝前板材有翹起，封裝后板材邊緣有脫層現(xiàn)象，呈現(xiàn)的現(xiàn)象是銅箔發(fā)白，請問下這個是什么原理導(dǎo)致的？

Answer：

一種可能的考慮方向是工藝過程中異常成分的影響，可通過OM及SEM/EDS 初步判斷一下白色異常區(qū)域是否存在異常銅結(jié)晶顆粒（或是否存在其他異常元素），可與不良品正常區(qū)域及良品同部位做個對比。工藝過程中某些添加劑，和/或前道材料中某些組分可能影響電鍍銅結(jié)晶過程和結(jié)晶結(jié)構(gòu)，也可能對沉積后的銅帶來新的影響、影響到微區(qū)銅晶體結(jié)構(gòu)形貌和性能。討論工藝過程中異常成分的影響，可能原因未必一定是不慎引入外來異物污染，也有可能是所引入的某些新的工藝組分影響，或者工藝過程中正常組分的比例問題，以及其他可能。

Q2：芯片上錫困難，但是用酒精擦拭一下就好很多。按照一般情況來說，生產(chǎn)出來才40天左右，就算常溫保存，鍍錫的芯片也沒那么快氧化啊。顯微鏡下我們看芯片表面也是很干凈的。這個可能是怎么樣污染的呢？

Answer：

推測芯片的Pad給有機物污染了。可以先用FTIR看下成分，pad區(qū)域做顯微FTIR很好做。類似于鍍金的PCB給污染了后，在SMT階段就會在管腳周圍產(chǎn)生黑色的物質(zhì)導(dǎo)致拒焊。

Q3：Wafer下線到封裝廠后氮氣存放超一年了，可靠性角度上會有什么問題嗎？需要補充什么驗證嗎？

Answer：

N2環(huán)境下，溫度合適的話，問題應(yīng)該不大；如果不放心，可以做pad surface micro check，關(guān)注是否有腐蝕，surface particle, crystal defect等等；封裝層面，推拉力可以看看。

考慮表面態(tài)的變化，要看結(jié)合力方面的測試。建議precon+TC測試。如果已經(jīng)貼到tape上，還需要考慮藍(lán)膜粘性變大衍生的相關(guān)問題；同時有背金屬層要考慮背層氧化等問題，可以進行EDX定量分析。也可以考慮進行HTS測試，檢查正面表面層和Wire之間的Contact情況。

Q4：圖中是基板背面的散熱片（GND PIN)的圖，“old”是以前的基板，“new”是最近收到供應(yīng)商的基板，新基板的背面散熱片上有許多坑，坑的位置與THERMALVIA的位置對應(yīng)，這會影響熱阻嗎？或會帶來其他問題，謝謝。是鍍銅工藝，這個坑會是由于內(nèi)部鍍銅不夠引起的嗎？

Answer：

如果是凹的需要確認(rèn)孔壁/孔腳銅填鍍狀況是否完全覆蓋，凹的話可能是沒鍍好，會影響散熱導(dǎo)通；凸的話可能是鍍往后面的刷磨沒有完全找平散熱應(yīng)該影響不大看你對平整度的要求了。PCB填空有不同的材料和工藝，IPC允許有表面凹凸存在，關(guān)鍵是看孔內(nèi)填充是否有空洞？鍍銅層厚度是否符合規(guī)格？這要對對應(yīng)位置進行X-section分析，可以看的很清楚。

Q5：圖上Floating是什么意思？

Answer：

Bare die，裸die，就是減劃后的裸die，厚度15mil，即381um，正面PAD有GND pad，所以寫背面電勢可以不用接地，floating即可。應(yīng)該是指封裝時使用了非導(dǎo)電的DAF，進行的封裝。

Q6：PPF預(yù)電鍍框架和封裝后鍍錫引線框架的器件可焊性條件一樣嗎？

Answer：

標(biāo)準(zhǔn)一樣，不管PPF，Cu，A42等。前處理條件可選。

Q7：一款WLCSP的產(chǎn)品，長球后的CP都正常，但芯片貼到板子上后存在大面積功能失效的情況，測試表現(xiàn)像是部分焊球無連接，但xray看虛焊又沒問題，請問可能會是什么原因呢？

CP是好的，斷裂是怎么產(chǎn)生的呢，過回流焊的時候引入的么？如果要做PFA的話，該怎么確定側(cè)切位置呢？

Answer：

問題很有可能不是出現(xiàn)在焊球部分。可以做PFA，側(cè)切芯片，看看橫截面，我猜中間有斷裂。

也是WLCSP產(chǎn)品，ATE Pass，出貨給客戶，然后總是有幾百DPPM的fail。后來分析發(fā)現(xiàn)這些芯片在經(jīng)過高溫爐后，因為應(yīng)力的原因，在內(nèi)部產(chǎn)生Crack。

這種問題其實很棘手，因為會斷斷續(xù)續(xù)的出現(xiàn)，而且還是可靠性問題，抓到實錘root cause又沒那么容易?？梢园袮TE Pass，F(xiàn)resh的芯片走一遍高溫爐，然后回測ATE，對Fail的芯片進行PFA。PFA就是橫截面打磨，如果是同樣的原因，你可以看到明顯的Crack 之后產(chǎn)生的裂痕。失效分析這種事情，就像給人看病，得一個一個檢查做下去，才能知道真正的病因。這種機械應(yīng)力，有可能是客戶端引入的。也有可能芯片封裝時產(chǎn)生的機械應(yīng)力沒有消除干凈，客戶端的高溫Reflow加速了這個過程而已。如果是open，xray檢查沒看到問題的話，可以解焊下來看看芯片有沒有問題。如果open發(fā)生在芯片端。要做截面觀察。如果芯片沒有問題，可能是錫球和PCB板的連接出問題，可以帶著PCB做截面研磨觀察。要解決這個問題，基本上要FAB廠更改一些生產(chǎn)參數(shù)了。大尺寸的fc 基板設(shè)計的時候要考慮漲縮，固定pin，要注意芯片是pad的布局。問下板測出現(xiàn)的功能失效有沒辦法看下是哪些solder ball的問題，如果這個solder ball是在邊緣，推薦直接板子帶WLCSP的樣品檢查IR，前提是你WLCSP背面沒有膜。還有就是這個樣品連板子直接SAT在超高頻下檢查下有沒white bump之類的問題。

Q8：FAB廠的HTOL和HAST等實驗都是怎么做的呢？

Answer：

Fab廠通常Qual SRAM,然后封裝出來做HTOL。

SRAM工藝和logic是一樣的，而且比較容易測試，所以一般晶圓廠自己進行工藝驗證以及監(jiān)控的時候都采用SRAM。封裝的話可以是SOP，BGA。Fab Qual.封裝一般只要滿足性能和可靠度要求即可，以SRAM而言QFP/BGA/LGA似乎都合情合理。晶圓廠監(jiān)控的是晶圓工藝，不用特別在意封裝形式。只要能達到測試目的就行。COB的話只能進行簡單測試，不能進行高溫，高濕環(huán)境下測試。65nm，40nm開始晶圓廠開始考慮CPI，chippackage interaction，這個時候就要考慮不同封裝形式對于芯片的影響。晶圓廠會進行不同種類的封裝來測試。

Q9：測試要做IDDQ測試么？哪些失效機理和IDDQ檢查有關(guān)？

Answer：

ATE測試一般必測的

IDDQ一般要加設(shè)置的pattern，主要是邏輯出錯，有些管子沒關(guān)死，或者工藝漂移都會引起IDDQ失效。

Q10：WLCSP產(chǎn)品圖中這樣的crack，可能會是什么原因?qū)е碌哪兀?/p>

Answer：

建議FIB切斷面，看crack深度和范圍。另外，用SAT檢查white bumps defect,看 crack bumps分布位置是否有集中性?？碐DS layout，檢查under bumps metal/Via density?？雌饋硐袷莣hite bump defect，是Flip chip封裝工藝的老問題，2011～2013年很多公司就做過不少研究了。一般封裝廠應(yīng)該都有改進經(jīng)驗。是bump structure design, underfill/molding compound等封裝材料特性，with/withoutPI, under bump metal design，IMD材料特性等因素綜合在一起導(dǎo)致的缺陷。一般如果SMT reflow后就發(fā)現(xiàn)此類不良，多過幾次reflow 比例還會增加?？梢栽僮鰧嶒灤_認(rèn)下。根本還是設(shè)計問題。

Q11：EVB阻容元器件使用無鉛焊料焊接，焊接峰值溫度260℃。產(chǎn)品回來后使用液相溫度220℃左右無鉛焊料，手動焊接LGA，前面自動貼片的元器件會重熔或掉件嗎？

Answer：

前后的焊料熔點應(yīng)該都是220℃左右。焊料熔點217℃，手動焊接溫度應(yīng)該也要260℃；是的，前后都是220℃左右。低溫點無鉛的在136～150℃左右，Peak溫度180℃左右，錫鉍銀的焊料。

原文標(biāo)題：季豐電子IC運營工程技術(shù)知乎 – W52

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