PCIe Gen5.0的設(shè)計(jì)與優(yōu)化

前言：PCIExpress base和CardElectro Mechanical（CEM）規(guī)范定義了用于桌面/服務(wù)器PCIe通道的拓?fù)浣Y(jié)構(gòu)。典型的通道包括Root Complex（CPU），Baseboard（主板），CEM連接器，Add-in Card（AIC）和Non-root complex（GPU / SSD / NIC）。交流耦合電容放置在靠近發(fā)射器的TX通道上。

PCIe Gen5相關(guān)規(guī)范預(yù)計(jì)將于2019年完成。數(shù)據(jù)速率從16 GT/s增加到32GT/s。該通道最多可包含2個(gè)CEM連接器，并且在母板和AIC上具有與Gen4類似的走線長度。(小于4 inch)

PCIE5.0 大致拓?fù)浣Y(jié)構(gòu)

本文討論了Gen5的新性能要求，并描述了在連接器和AIC上實(shí)現(xiàn)這些要求的關(guān)鍵設(shè)計(jì)因素，上一代Gen4的設(shè)計(jì)要求簡列如下：

1.使用更高等級的PCB材料，例如Megtron 6、 Megtron 7、IT-988G-SE材料需要多和加工廠溝通，其他要求可能具有挑戰(zhàn)性，如無鹵素、耐高溫、超大板要求。

2.必須保持CEM連接器的向后代的兼容性，同時(shí)提高其性能。

要使用以前的PCIeCard，CEM連接器的外部外殼尺寸必須保持不變?？梢孕薷倪B接器的內(nèi)部尺寸以實(shí)現(xiàn)所需的損耗和串?dāng)_預(yù)算，但仍必須保持與舊AIC的兼容性。在連接器內(nèi)部，我們可以改變觸點(diǎn)的幾何形狀，以實(shí)現(xiàn)更好的插入損耗（IL）和回波損耗（RL），同時(shí)保持相同的形狀因子以保持向后兼容性。這改善了配合接口區(qū)域的阻抗，同時(shí)將串?dāng)_提高到-40dB以下的水平。我們還可以在設(shè)計(jì)中添加有損塑料材料，以抑制不需要的接地模式共振。

PCIe4 和PCIe 5 CEM連接器阻抗比對（Amphenol）

3.關(guān)于走線和VIA

對于AIC設(shè)計(jì)人員來說，第一個(gè)要問的關(guān)鍵問題是，“我們可以繼續(xù)使用Gen5 PCB的微帶走線技術(shù)嗎？”雖然Gen4中的大多數(shù)基板已經(jīng)使用帶狀線，但典型的AIC仍然使用微帶來實(shí)現(xiàn)更簡單的布線，通常短于4inch，性能可接受。由于所有球柵陣列（BGA）焊盤，金手指和背面安裝的交流耦合電容都在表面層上，因此微帶線選擇可最大限度地減少通孔數(shù)量。歷史上，微帶通常表現(xiàn)出比帶狀線更低的損耗，因?yàn)橥ǔＪ褂酶鼘挼木€寬來保持85歐姆的阻抗。然而，對于Gen5速度，微帶線具有與帶狀線相當(dāng)?shù)膿p耗，并且在阻抗控制，銅表面粗糙度，遠(yuǎn)端串?dāng)_和模式轉(zhuǎn)換方面比帶狀線差得多。微帶線對大批量生產(chǎn)（HVM），溫度和濕度變化也更敏感。相比之下，帶狀線需要更多的過孔用于層過渡，并且可能需要通過back drill減少stub。造成布線通道狹窄，這可能需要增加PCB層數(shù)。

4.對于差分線阻抗公差控制，要求最好在+-5%，保證PCB阻抗平滑。

綜上所述：對于每個(gè)產(chǎn)品系列，所有這些因素之間的權(quán)衡導(dǎo)致不同的設(shè)計(jì)選擇。Gen5的回?fù)p目標(biāo)也很難實(shí)現(xiàn)。通常，金手指和連接器接觸處造成了阻抗不匹配。為了解決這個(gè)問題，我們建議改進(jìn)引入線的形狀和尺寸，以更好地保持阻抗并優(yōu)化回波損耗，從而優(yōu)化整體通道性能。

Gen5的新增設(shè)計(jì)規(guī)則分享如下：

1.CEM連接器處的優(yōu)化設(shè)計(jì)，如下圖是2中fanout的方式

2種CEM連接器的出線方式

藍(lán)色線顯示原始結(jié)構(gòu)的串?dāng)_，其中不包括額外的通孔。紅色線顯示了通過添加接地通孔可以實(shí)現(xiàn)的實(shí)質(zhì)性改進(jìn)，每個(gè)pin腳接另一端地，接地通孔用于改善接回流地路徑的整體完整性。

2.Add-in Card (AIC) 金手指部分尺寸的設(shè)計(jì)

PCIe 4 和PCIe 5AIC Card 尺寸比對

（Amphenol）

PCIe 4 和PCIe 5 AIC Card 內(nèi)部尺寸比對

（Amphenol）

為了保持向后兼容性，根據(jù)PCIe Gen5規(guī)范，金邊指的前邊緣距離插卡邊緣依然是5.6 mm。連接區(qū)域與較舊的Gen4版本相同。 PCIe Gen4和Gen5的AIC形狀因子分別如上圖所示

為了減少NEXT，在PCIe Gen5附加卡的邊緣指區(qū)域下方增加了20.5mil的內(nèi)部接地層。內(nèi)部接地層位于PCB內(nèi)部深處，并且不延伸到邊緣手指處。

3. 金手指部分焊盤的設(shè)計(jì)

PCIe4 和PCIe 5 AIC Card 焊盤尺寸比對

對比Gen4和Gen5之間的AIC焊盤尺寸。 PCIe Gen5焊盤尺寸為3.91x0.7 mm（上圖中所示的黃色焊盤），PCIe Gen5的接觸焊盤已減小到3.0x0.6 mm（圖中所示的黑色焊盤）。更改接觸墊尺寸可將擦拭距離從2.5mm（PCIe Gen4 SMT）減小到1.6 mm（PCIe Gen5 SMT），滿足建議的最小擦拭距離1.43 mm且有足夠的緩沖。 根據(jù)PCB制造商的意見，只要尺寸公差不低于+/- 0.038 mm，手指尺寸的減小就不會產(chǎn)生任何成本影響。 這種公差可由頂級PCB供應(yīng)商維護(hù)。

優(yōu)化焊盤后損耗結(jié)果比對

4. AIC走線部分優(yōu)化

使用上述優(yōu)化結(jié)果，X-talk，插損，回?fù)p指標(biāo)均有相應(yīng)提高

5.使用帶狀線

微帶線設(shè)計(jì)時(shí)，仿真結(jié)果顯示出比帶狀線更差的X-talk，但對于具有20dB+損耗的全通道，它們在眼圖邊緣上的差異很小。

原文標(biāo)題：SI-list【中國】PCIe Gen 5.0 PCB的設(shè)計(jì)與優(yōu)化

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