芯片大佬探索封裝技術(shù)，可滿足芯片發(fā)展需求

近年來，封裝技術(shù)在半導(dǎo)體領(lǐng)域發(fā)揮的作用越來越大，越來越多前道工藝需要完成的步驟被引入后道工藝當(dāng)中，兩者的界限變得越來越模糊。隨之而來的是，越來越多超越傳統(tǒng)封裝理念的先進(jìn)封裝技術(shù)被提出。

滿足芯片發(fā)展需求需要先進(jìn)封裝

隨著芯片不斷向微型化發(fā)展，工藝制程開始向著更小的5nm、3nm推進(jìn)，已經(jīng)越來越逼近物理極限，付出的代價(jià)也將越來越大，因此摩爾定律屢屢被傳將走到盡頭，迫切需要另辟蹊徑推動(dòng)技術(shù)進(jìn)步。

先進(jìn)封裝會(huì)成為下一階段半導(dǎo)體技術(shù)的重要發(fā)展方向。隨著摩爾定律發(fā)展趨緩，通過先進(jìn)封裝技術(shù)來滿足系統(tǒng)微型化、多功能化成為了集成電路產(chǎn)業(yè)發(fā)展的新引擎。

先進(jìn)封裝技術(shù)能夠相對(duì)輕松地實(shí)現(xiàn)芯片的高密度集成、體積的微型化和更低的成本等需求，符合高端芯片向尺寸更小、性能更高、功耗更低演進(jìn)的趨勢(shì)。

如今AI市場(chǎng)的不斷擴(kuò)張推動(dòng)著先進(jìn)封裝行業(yè)的增長，AI芯片組需要運(yùn)算速度更快的內(nèi)核、更小巧的外形以及高能效，這些需求驅(qū)動(dòng)著先進(jìn)封裝市場(chǎng)。

5G技術(shù)的普及也在增加先進(jìn)封裝市場(chǎng)的需求，5G芯片組較依賴先進(jìn)封裝技術(shù)，來實(shí)現(xiàn)高性能、小尺寸和低功耗。

先進(jìn)封裝市場(chǎng)將從當(dāng)前市場(chǎng)價(jià)值升至到超過250億美元，到2026年將超過400億美元，2020年到2026年期間將是增長的高爆期，其年復(fù)合增長率將達(dá)到8%。

異構(gòu)整合：治療芯片微縮難題

半導(dǎo)體先進(jìn)制程紛紛邁入了7納米、5納米，接著開始朝3納米和2納米邁進(jìn)，電晶體大小也因此不斷接近原子的物理體積限制，電子及物理的限制也讓先進(jìn)制程的持續(xù)微縮與升級(jí)難度越來越高。

異構(gòu)整合概念便應(yīng)運(yùn)而生，同時(shí)成為IC芯片的創(chuàng)新動(dòng)能。將兩種不同制程、不同性質(zhì)的芯片整合在一起。

這增強(qiáng)了功能性，可以對(duì)采用不同工藝、不同功能、不同制造商制造的組件進(jìn)行封裝。

因此，IC代工、制造及半導(dǎo)體設(shè)備業(yè)者紛紛投入異構(gòu)整合發(fā)展，2．5D、3D封裝、Chiplets等現(xiàn)今熱門的封裝技術(shù)，便是基于異構(gòu)整合的想法。

2．5D封裝：治療芯片生產(chǎn)成本難題

隨著智能手機(jī)、AIoT等應(yīng)用，不僅需要更高的性能，還要保持小體積、低功耗。

在這樣的情況下，必須想辦法將更多的芯片堆積起來使體積再縮小，因此目前封裝技術(shù)除了原有的SiP之外，也紛紛朝向立體封裝技術(shù)發(fā)展，2．5D封裝技術(shù)正是其中被人所熟知的一種。

2．5D封裝通常用于ASIC、FPGA、GPU和內(nèi)存立方體，并最終在高帶寬內(nèi)存（HBM）處理器集成中流行起來。

扇出型晶圓級(jí)封裝（FOWLP）也可歸為2．5D封裝的一種方式。扇出型晶圓級(jí)封裝技術(shù)的原理，是從半導(dǎo)體裸晶的端點(diǎn)上，拉出需要的電路至重分布層，進(jìn)而形成封裝。

扇出型晶圓級(jí)封裝為晶圓模提供了更多的外部接觸空間，將芯片嵌入環(huán)氧模塑料內(nèi)，然后在晶片表面制造高密度重分布層（RDL）和焊料球，形成重組晶片。

3D封裝技術(shù)：直接將芯片堆疊起來

在3DIC封裝中，邏輯模塊堆疊在內(nèi)存模塊上，而不是創(chuàng)建一個(gè)大型的系統(tǒng)片上（SoC），并且模塊通過一個(gè)主動(dòng)交互器連接。

相較于2．5D封裝，3D封裝的原理是在芯片制作電晶體（CMOS）結(jié)構(gòu)，并且直接使用硅穿孔來連結(jié)上下不同芯片的電子訊號(hào)，以直接將記憶體或其他芯片垂直堆疊在上面。

此項(xiàng)封裝最大的技術(shù)挑戰(zhàn)便是，要在芯片內(nèi)直接制作硅穿孔困難度極高，不過，由于高效能運(yùn)算、人工智能等應(yīng)用興起，加上硅通孔（TSV）技術(shù)愈來愈成熟，可以看到越來越多的CPU、GPU和記憶體開始采用3D封裝。

Chiplets：摩爾定律瓶頸衍生的技術(shù)替代方案

由于電子終端產(chǎn)品朝向高整合趨勢(shì)發(fā)展，對(duì)于高效能芯片需求持續(xù)增加，但隨著摩爾定律逐漸趨緩，在持續(xù)提升產(chǎn)品性能過程中，如果為了整合新功能芯片模組而增大芯片面積，將會(huì)面臨成本提高和低良率問題。

因此，Chiplets成為半導(dǎo)體產(chǎn)業(yè)因摩爾定律面臨瓶頸所衍生的技術(shù)替代方案。

因?yàn)橄冗M(jìn)制程成本非常高昂，特別是模擬電路、I/O等愈來愈難以隨著制程技術(shù)縮小，而Chiplets是將電路分割成獨(dú)立的小芯片，并各自強(qiáng)化功能、制程技術(shù)及尺寸，最后整合在一起，以克服制程難以微縮的挑戰(zhàn)。

Chiplets允許設(shè)計(jì)者利用各種各樣的IP而不必考慮它們是在哪個(gè)節(jié)點(diǎn)或技術(shù)上制造;它們可以在硅、玻璃和層壓板等多種材料上建造。

芯片巨頭同時(shí)深入探索封裝技術(shù)

以臺(tái)積電、英特爾、三星為代表的三大芯片巨頭正積極探索先進(jìn)封裝技術(shù)。

臺(tái)積電：

·CoWoS是臺(tái)積電推出的2．5D封裝技術(shù)，被稱為晶圓級(jí)封裝，CoWoS針對(duì)高端市場(chǎng)，連線數(shù)量和封裝尺寸都比較大。

自2012年開始量產(chǎn)CoWoS以來，臺(tái)積電就通過這種芯片間共享基板的封裝形式，把多顆芯片封裝到一起，而平面上的裸片通過SiliconInterposer互聯(lián)，這樣達(dá)到了封裝體積小，傳輸速度高，功耗低，引腳少的效果。

·開發(fā)了晶圓級(jí)封裝技術(shù)——系統(tǒng)整合芯片，是以關(guān)鍵的銅到銅接合結(jié)構(gòu)，搭配TSV以實(shí)現(xiàn)最先進(jìn)的3D IC技術(shù)，可將多個(gè)小芯片整合成一個(gè)面積更小與輪廓更薄的系統(tǒng)單晶片。

·在Fan-out和3D先進(jìn)封裝平臺(tái)方面已處于領(lǐng)先地位，其先進(jìn)封裝技術(shù)儼然已成為一項(xiàng)成熟的業(yè)務(wù)，并為其帶來了可觀的收入。

目前有4座先進(jìn)的芯片封測(cè)工廠，新投產(chǎn)兩座之后，就將增加到6座，在明后兩年投產(chǎn)的兩座芯片封裝工廠，也將采用3D Fabric先進(jìn)封裝技術(shù)。

·臺(tái)積電將SoIC、CoWoS、InFO-R、CoW、WoW等先進(jìn)封裝技術(shù)平臺(tái)加以整合，統(tǒng)一命名為“TSMC 3D Fabric”。

此平臺(tái)將提供芯片連接解決方案，滿足用戶在整合數(shù)字芯片、高帶寬存儲(chǔ)芯片及特殊工藝芯片方面的需求。

三星：

·主要布局在面板級(jí)扇出型封裝（FOPLP），三星在FOPLP投資已超過4億美元。2018年FOPLP技術(shù)實(shí)現(xiàn)商用，應(yīng)用于其自家智能手手表Galaxy Watch的處理器封裝應(yīng)用中。

·為擴(kuò)大半導(dǎo)體封裝技術(shù)陣容，不僅開發(fā)FOPLP，也開發(fā)FOWLP技術(shù)。還在2019年上半年收購子公司三星電機(jī)的半導(dǎo)體封裝PLP事業(yè)，不斷加強(qiáng)封裝的實(shí)力。

·2019年10月，三星開發(fā)出業(yè)界首個(gè)12層3D-TSV（硅穿孔）技術(shù)，這項(xiàng)新創(chuàng)新被認(rèn)為是大規(guī)模生產(chǎn)高性能芯片所面臨的的最具挑戰(zhàn)性的封裝技術(shù)之一，因?yàn)樗枰獦O高的精度才能通過擁有六萬多個(gè)TSV孔的三維配置垂直互連12個(gè)DRAM芯片。

英特爾：

·2017年，英特爾推出了EMIB（嵌入式多芯片互連橋接）封裝技術(shù)，可將不同類型、不同工藝的芯片IP靈活地組合在一起，類似一個(gè)松散的SoC。

·隨后發(fā)布了3D封裝技術(shù)Foveros，首次在邏輯芯片中實(shí)現(xiàn)3D堆疊，對(duì)不同種類芯片進(jìn)行異構(gòu)集成。

英特爾的3D封裝技術(shù)結(jié)合了3D和2D堆疊的兩項(xiàng)優(yōu)勢(shì)，英特爾ODI全向互連技術(shù)可通過在小芯片之間的布線空隙來實(shí)現(xiàn)，而這些是臺(tái)積電系統(tǒng)整合單晶片（So IC）技術(shù)做不到的。

·最新發(fā)布的“混合結(jié)合”技術(shù)，能夠?qū)崿F(xiàn)10微米及以下的凸點(diǎn)間距，較Fovreros封裝的25—50微米凸點(diǎn)間距有了明顯提升，并且優(yōu)化芯片的互連密度、帶寬和功率表現(xiàn)，進(jìn)一步提升芯片系統(tǒng)的計(jì)算效能。

結(jié)尾：

先進(jìn)封裝也成為延續(xù)摩爾定律的關(guān)鍵技術(shù)，一個(gè)蘿卜一個(gè)坑，先進(jìn)封裝的發(fā)展技術(shù)，將有效“治療”目前芯片提升難點(diǎn)，成為擺脫眼下束縛的“良藥”。

責(zé)任編輯：xj