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【無線通信篇】ASK調(diào)制信號(hào)的MATLAB仿真

454398 ? 來源:MYMINIEYE微信公眾號(hào) ? 作者:MYMINIEYE微信公眾號(hào) ? 2020-11-03 10:45 ? 次閱讀
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1.ASK信號(hào)的調(diào)制原理

數(shù)字信號(hào)對(duì)載波信號(hào)的振幅調(diào)制稱為振幅鍵控,即ASK。

在2ASK調(diào)制系統(tǒng)中,數(shù)字信息只有0和1兩種,所調(diào)制的載波信號(hào)的幅度變化狀態(tài)也只有兩種:無載波輸出時(shí)代表發(fā)送0;有載波輸出時(shí)代表發(fā)送1。

在4ASK調(diào)制系統(tǒng)中,數(shù)字信息就有00、01、10、11四種,需要載波信號(hào)幅度的4個(gè)電平狀態(tài)表示。顯然,進(jìn)制越大,相同頻帶內(nèi)可以傳輸?shù)臄?shù)據(jù)信息量也就越多,即頻帶利用率越高。

ASK調(diào)制系統(tǒng)的模型如下所示:

ASK信號(hào)產(chǎn)生模型

基帶信號(hào)m(t)可以看作一串由0、1組成的矩形脈沖信號(hào),理論上其帶寬是無限的,與載波信號(hào)調(diào)制之后的鍵控信號(hào)s(t)帶寬也是無限的。工程中為了提高頻帶利用率,需要對(duì)信號(hào)帶寬做限制,通常只需要將在主瓣帶寬內(nèi)包含90%能量的信號(hào)發(fā)送出去即可。

在頻帶資源比較緊張的情況下,為進(jìn)一步降低信號(hào)的帶寬,提高頻帶利用率,一種常用的方法就是在調(diào)制之前對(duì)基帶信號(hào)進(jìn)行成型濾波,如上圖ASK信號(hào)產(chǎn)生模型所示。

2.ASK調(diào)制信號(hào)的MATLAB仿真

FPGA設(shè)計(jì)前通常都會(huì)使用MATLAB對(duì)系統(tǒng)進(jìn)行建模與仿真。設(shè)計(jì)ASK調(diào)制系統(tǒng)時(shí),選定系統(tǒng)參數(shù),如下所示:

碼元長度(Len)

1000

碼元速率(Rb)

1Mbps

采樣頻率(Fs)

8MHz

數(shù)據(jù)長度(LenData)

8000

載波頻率(Fc)

70MHz

Matlab主要程序如下:

程序運(yùn)行之后,生成2ASK的時(shí)域波形以及頻譜如下:

從ASK信號(hào)的頻譜圖可以看出,經(jīng)過成型濾波之后的信號(hào)頻譜已經(jīng)濾除了主瓣外的頻率成分,采樣后的載頻分量被搬移到了2MHz處。采樣后的載波頻率fas = k*fs±fc,其中k為整數(shù),當(dāng)k=9時(shí),fas=9*8-70=2MHz。

3.ASK調(diào)制信號(hào)的FPGA實(shí)現(xiàn)

前面采用MATLAB對(duì)ASK信號(hào)進(jìn)行了仿真,接下來在Vivado開發(fā)環(huán)境下完成2ASK調(diào)制技術(shù)的設(shè)計(jì)并進(jìn)行仿真。鍵控法實(shí)現(xiàn)ASK的FPGA十分簡單,如下所示:

采用開關(guān)(鍵控)方式產(chǎn)生ASK調(diào)制信號(hào),輸入到DAC之前,在FPGA內(nèi)部可以用一個(gè)數(shù)字帶通濾波器對(duì)信號(hào)頻帶進(jìn)行限制,關(guān)鍵在于產(chǎn)生本地載波信號(hào),無論是Altera還是Xinlinx都提供了NCO核,我們可以根據(jù)需要,設(shè)置相應(yīng)的參數(shù)后,就可以產(chǎn)生載波信號(hào)。

DDS/NCO核的參數(shù)的主要設(shè)置為:

? SystemClock : 8MHz

? ParameterSelection : Hardware Parameters

? PhaseWidth : 32

? OutputWidth : 14

? PhaseIncrement Programmability : Programmable

? Phaseoffset Programmability : None

? OutputSelection : Sine

輸出頻率為2MHz,相位累加器設(shè)置為 32’d1073741824。

主要程序如下,其中sine是DDS/NCO的輸出信號(hào),當(dāng)進(jìn)行4ASK調(diào)制的時(shí)候,輸出信號(hào)的幅度有四種,需要合理設(shè)置中間值,分別為最大幅值的1/3和2/3,在FPGA實(shí)現(xiàn)除法是比較復(fù)雜和耗時(shí)的,這里采用了近似的方法,采用移位法實(shí)現(xiàn)0.3281(≈1/3)和0.6563(≈2/3)倍最大幅值。

最后的仿真為

FPGA實(shí)現(xiàn)后的2ASK調(diào)制信號(hào)仿真波形

FPGA實(shí)現(xiàn)后的4ASK調(diào)制信號(hào)仿真波形

從圖上可以看出,2ASK中只有零值和最大值兩種情況,4ASK有四種不同的幅值,符合ASK調(diào)制信號(hào)的要求。

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