如何利用verilog實(shí)現(xiàn)4線SPI配置時序

第二篇以德州儀器(TI)的高速ADC芯片——ads52j90為例，介紹完了4線SPI配置時序。本篇將以該芯片SPI結(jié)構(gòu)為例，具體介紹如何利用verilog實(shí)現(xiàn)4線SPI配置時序。

無論實(shí)現(xiàn)讀還是寫功能，都先要提供SCLK。假如FPGA系統(tǒng)工作時鐘40MHz，我們可以利用計(jì)數(shù)器產(chǎn)生一個n分頻的時鐘作為SCLK，本例中n取8，SCLK頻率5MHz。SCLK產(chǎn)生的代碼如下：

SCLK時鐘有了，接下來我們建立一個狀態(tài)機(jī)實(shí)現(xiàn)讀和寫功能：

初始化狀態(tài)的下一個狀態(tài)就是寫寄存器操作了，每次SCLK的上升沿寫入數(shù)據(jù)：

寫完一個寄存器參數(shù)，CSB先拉高。接下來在進(jìn)入下一個狀態(tài)，本篇例子下一個狀態(tài)的操作是讀取對應(yīng)寄存器地址的數(shù)據(jù)。我們首先需在SCLK的上升沿寫入8bit的寄存器地址，接下來在SCLK的下降沿讀取16bit的數(shù)據(jù)。

到此，讀寫操作都完成了。代碼上的注釋可以便于大家理解，大家還可以仿真看一下波形加深理解。