解決方法論問題可提升實現(xiàn)的一致性

改進設(shè)計時，如果 QoR 不升反降，那么您勢必將面臨如下選擇。

是繼續(xù)修復(fù)？還是重新尋找新的解決方案？您可能忽視了某些問題，或者可能工具在運行給定輪次時性能有所下降。能否快速準確解答這一問題恰恰是判斷 FPGA 工程師是否足夠出色的標(biāo)準之一。

這里有一個好辦法- 解決方法問題即可簡化這一任務(wù)。在最近賽靈思內(nèi)部調(diào)研中發(fā)現(xiàn)，29 種客戶設(shè)計的方法問題得到了解決。這些設(shè)計被歸到一起并與其原始版本進行比較。

隨后對這兩類設(shè)計稍作調(diào)整：

將關(guān)鍵時鐘的周期收緊 1ps 和 2ps

小幅更改網(wǎng)表

更改工具運行時使用的設(shè)置

結(jié)果毫無疑義地證明，采用經(jīng)過清理的方法完成設(shè)計所產(chǎn)生的實現(xiàn)結(jié)果比未采用此類方法的設(shè)計的實現(xiàn)結(jié)果的一致性更高。

Report Methodology 的檢查對象

report_methodology 將基于約 150 條規(guī)則進行檢查，這些規(guī)則與約束使用錯誤、欠優(yōu)化時鐘設(shè)置、原語中缺少流水線寄存器問題等有關(guān)。

它是 (UG949) 中詳述的“UltraFast 設(shè)計方法”的補充工具?？捎糜谧詣訄?zhí)行諸多檢查

https://china.xilinx.com/support/documentation/sw_manuals/xilinx2019_2/c_ug949-vivado-design-methodology.pdf

Report Methodology 所在位置

您可在流程中任意階段運行 report_methodology。

通常只需在流程初期執(zhí)行 opt_design 后運行此工具，布局或布線后將看到相同的結(jié)果。

您可通過以下方法找到 Report Methodology：

1.從 Vivado IDE 中的“Reports”->“Report Methodology”下拉菜單中

2.使用 Tcl 命令：report_methodology。

3.您還可在 Report QOR Assessment 中查看 Report Methodology 的精簡版本。RQA 報告將詳列影響 QoR 和工具變化的不合規(guī)的方法檢查。要獲取完整報告，請運行 report_methodology 命令。

解決方法問題意義非凡

總而言之，解決方法問題時，毋庸置疑，所付出的時間同樣有助于得到更為一致的實現(xiàn)結(jié)果，從而使您能夠作出更準確的決策。這也將使您能夠減少運行輪數(shù)，并比對結(jié)果，同時仍可確信 QoR 修復(fù)有效且工具正予以響應(yīng)。

參考標(biāo)簽：

qor

https://forums.xilinx.com/t5/tag/qor/tg-p/board-id/support_blog

report_methodology

https://forums.xilinx.com/t5/tag/report_methodology/tg-p/board-id/support_blog

report_qor_assessment

https://forums.xilinx.com/t5/tag/report_qor_assessment/tg-p/board-id/support_blog