JEDEC定義了應(yīng)用廣泛的三類DRAM標(biāo)準(zhǔn)

選擇合適的存儲器解決方案是滿足目標(biāo)系統(tǒng)對各種應(yīng)用（從云計算和人工智能 (AI)，再到汽車和移動應(yīng)用）的功能和性能要求的關(guān)鍵。雙數(shù)據(jù)速率同步動態(tài)隨機(jī)存取存儲器 (DDR SDRAM) 或 DRAM 已成為現(xiàn)實的技術(shù)，因為它使用電容器作為存儲元件來實現(xiàn)高密度和簡單架構(gòu)、低延遲和高性能、幾乎無限的存取耐力和低功耗等多種優(yōu)勢。DDR DRAM 可以根據(jù)系統(tǒng)要求以不同的形式使用——在雙列直插式存儲器模塊 (DIMM) 上或作為分立 DRAM 解決方案中均可使用。DDR 分為三個主要類別，每個類別都有獨特的功能，可幫助設(shè)計人員滿足其目標(biāo)片上系統(tǒng) (SoC) 的功耗、性能和面積要求。圖 1 顯示了不同的 DDR 類別及其目標(biāo)應(yīng)用場景：

圖 1：JEDEC 定義了應(yīng)用廣泛的三類 DRAM 標(biāo)準(zhǔn)，以滿足各種應(yīng)用的設(shè)計要求 1

標(biāo)準(zhǔn) DDR 面向服務(wù)器、云計算、網(wǎng)絡(luò)、筆記本電腦、臺式機(jī)和消費類應(yīng)用，支持更寬的通道寬度、更高的密度和不同的形狀尺寸。DDR4 是這一類別目前最常用的標(biāo)準(zhǔn)，支持高達(dá) 3200 Mbps 的數(shù)據(jù)速率。DDR5 DRAM 的運行速度高達(dá) 6400 Mbps，預(yù)計將在 2020 年問世。

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移動 DDR (LPDDR) 適用于對面積和功耗非常敏感的移動和汽車應(yīng)用。LPDDR 提供更窄的通道寬度和幾種低功耗工作狀態(tài)。LPDDR4 和 LPDDR4X 支持高達(dá) 4267 Mbps 的數(shù)據(jù)速率，是該類別中的常用標(biāo)準(zhǔn)。最大數(shù)據(jù)速率為 6400 Mbps 的 LPDDR5 DRAM 預(yù)計將于 2020 年問世。

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圖形 DDR (GDDR) 面向需要極高吞吐量的數(shù)據(jù)密集型應(yīng)用程序，例如圖形相關(guān)應(yīng)用程序、數(shù)據(jù)中心加速和 AI。GDDR 和高帶寬存儲器 (HBM) 是這一類型的標(biāo)準(zhǔn)。

每個標(biāo)準(zhǔn)都旨在提供高性能和容量，在運行時將功耗降至最低，并通過可靠性、可用性和可維護(hù)性 (RAS) 功能以及糾錯碼 (ECC) 功能來提高通道的穩(wěn)定性。 本文說明了 LPDDR5 標(biāo)準(zhǔn)的主要功能。DDR5 的主要功能將在后續(xù)文章中介紹。 移動 DDR (LPDDR) 概覽 LPDDR DRAM 提供了一種功耗顯著降低的高性能解決方案，而降低功耗是平板電腦、智能手機(jī)和汽車等移動應(yīng)用的重點要求。此類應(yīng)用所需的 SoC 傾向于在每個通道上使用更少的存儲設(shè)備和更短的互連，而 LPDDR DRAM 的運行速度比標(biāo)準(zhǔn) DDR DRAM 快（例如，LPDDR4/4X DRAM 的運行速度最高為 4267 Mbps，而標(biāo)準(zhǔn) DDR4 DRAM 的運行速度最高為 3200 Mbps），所以能夠提供更高的性能。但 LPDDR DRAM 在此類設(shè)備中不使用，處于待機(jī)狀態(tài)時，可以將它們置于低功耗狀態(tài)，例如深度睡眠狀態(tài)，或者可以使用動態(tài)頻率調(diào)節(jié) (DFS) 功能在較低頻率下運行。因此，當(dāng)存儲通道待機(jī)時，存儲控制器可以適時地使用這些低功耗功能來降低總功耗。 LPDDR5 DRAM 使用動態(tài)電壓調(diào)節(jié) (DVS) 功能節(jié)省更多功耗，此時存儲器控制器可以在通道待機(jī)期間降低 DRAM 的頻率和電壓。與普通的標(biāo)準(zhǔn) DDR DRAM 通道（64 位寬）相比，LPDDR DRAM 通道通常為 16 位或 32 位寬。與其他兩個類別的 DRAM 世代一樣，后繼的每一個 LPDDR 世代（LPDDR5、LPDDR4/4X、LPDDR3、LPDDR2、LPDDR）都比其上一代產(chǎn)品具有更高的性能和更低的功耗。此外，任何兩代 LPDDR 都不彼此兼容。 LPDDR5 主要功能 與 LPDDR4/4X DRAM 相比，LPDDR5 DRAM 支持高達(dá) 6400 Mbps 的數(shù)據(jù)速率和在更低的工作電壓（VDD 的 1.05/0.9V 和 I/O 的 0.5/0.35V）下支持更大的設(shè)備尺寸（每個通道 2Gb 至 32Gb）。表 1 顯示了 LPDDR5 和 LPDDR4 DRAM 之間的比較：

表格 1：LPDDR5 對比 LPDDR4/4X DRAM LPDDR5 DRAM 可通過 DVS 支持兩種內(nèi)核和 I/O 電壓：在較高頻率下運行電壓分別為 1.05V 和 0.5V，在較低頻率下運行電壓分別為 0.9V 和 0.3V。因此，LPDDR5 DRAM 支持內(nèi)核和 I/O 電壓的 DVS。 LPDDR5 的其他關(guān)鍵功能包括用于命令/地址 (C/A) 時鐘 (CK) 的新型可擴(kuò)展時鐘架構(gòu)，以簡化 SoC 時序收斂；靈活的 DRAM 存儲庫架構(gòu)模式，可根據(jù)流量模式實現(xiàn)最佳性能；決策反饋均衡器 (DFE) 以增加 DRAM 上的寫入數(shù)據(jù)的余量，寫入 X 功能可以節(jié)省功耗，以及鏈接 ECC 以增強存儲器通道 RAS。以下部分將詳細(xì)說明每個功能 用于簡化時序收斂的新型可擴(kuò)展時鐘架構(gòu) C/A CK 通常以與所有先前 LPDDR 標(biāo)準(zhǔn)（LPDDR4/4X 及更早的標(biāo)準(zhǔn)）中的數(shù)據(jù)選通 (DQS) 相同的頻率運行。這種時鐘方案給 DRAM C/A 通道和 SoC 時序收斂都帶來了巨大壓力，因為 CK 是存儲器通道上 C/A 通道的參考，并且 SoC 中的存儲控制器通常以 CK 頻率的一半，采用 DFI 1：2 比率模式在 DDR PHY 接口上運行。例如，LPDDR4/4X 的速度為 4267 Mbps，CK 和 DQS 的運行頻率為 2133 MHz，而 C/A 的數(shù)據(jù)速率為 2133 Mbps，控制器時鐘的運行頻率為 1066 MHz。 這樣的時鐘方案無法以 LPDDR5 速度擴(kuò)展。因此，LPDDR5 采用了新的時鐘方案，其中 CK 以高于 3200 Mbps 的速度，按照數(shù)據(jù)選通頻率的四分之一運行，而以低于 3200 Mbps 的速度，按照數(shù)據(jù)選通頻率的一半運行。因此，即使在 6400 Mbps 的速率下，該時鐘方案也要求 CK 僅以 800 MHz 的頻率運行。這樣可以降低 C/A 的運行速度（以 1600 Mbps 的速度運行，因為 C/A 可以在 LPDDR5 的 CK 速率的上升端和下降端（例如 DDR 類型）上都進(jìn)行轉(zhuǎn)換），從而大大提高了 C/A 通道的余量。同樣，CK 減速使 SoC 不僅可以更有效地收斂時序，而且還可以提供更高的性能，因為控制器現(xiàn)在可以在 800 MHz 的 DFI 1：1 比率下工作。此外，LPDDR5 不支持傳統(tǒng)的雙向數(shù)據(jù)選通架構(gòu)，而是引入了兩個單向數(shù)據(jù)選通：用于寫入操作的寫入時鐘 (WCK) 和用于讀取操作的可選讀取時鐘 (RDQS)。系統(tǒng)可以選擇無選通或單端選通來以較低的速度進(jìn)行讀取，同時節(jié)省功耗，當(dāng)要想達(dá)到高速時，就需要采用差分選通 (RDQS/RDQS#)。 保證通道穩(wěn)定性的單抽頭 DFE 判決反饋均衡器 (DFE) 減少了對接收數(shù)據(jù)的符號間干擾 (ISI)，從而提高了接收數(shù)據(jù)的余量。先前檢測到的符號出現(xiàn)在正在檢測的當(dāng)前符號上，就會引發(fā) ISI。LPDDR5 DRAM 將具有單抽頭 DFE，以提高寫入數(shù)據(jù)的余量，從而增強存儲通道的穩(wěn)定性。 Write X 降低功耗 Write X 是一種省電功能，允許系統(tǒng)將特定的位模式（例如全零模式）轉(zhuǎn)變成連續(xù)的存儲器位置，而無需切換通道上的 DQ 位。 用于防止通道噪聲引起的錯誤的 Link ECC Link ECC 可以恢復(fù)通道中發(fā)生的單比特傳輸錯誤。該數(shù)據(jù)與 ECC 一起由控制器發(fā)送到 LPDDR5 DRAM，并且在接收到數(shù)據(jù)/ECC 后，DRAM 會生成 ECC 并檢查接收到的 ECC 是否相同。在將數(shù)據(jù)寫入存儲器陣列之前，任何單比特錯誤都將得到糾正。因此，Link ECC 是適合高速的強大 RAS 功能，可防止通道噪聲引起的錯誤。 突發(fā)長度為 16 或 32 拍的靈活存儲庫架構(gòu) LPDDR5 DRAM 通過支持三種模式（Bank-Group 模式（4 個 Bank，4 Bank-Group），8 Bank 和 16 Bank）而具有靈活的存儲庫架構(gòu)，供用戶根據(jù)其流量模式選擇。Bank-Group 模式適用于高于 3200 Mbps 的速度，并允許 16 和 32 拍的突發(fā)長度。8 Bank 模式支持突發(fā)長度為 32 拍的所有速度，而 16 Bank 模式則支持突發(fā)長度為 16 或 32 拍的 3200 Mbps 以下的速度。 用于進(jìn)一步節(jié)約功耗的 3 種 FSP 與支持 C/A 和 DQ 的 2 個頻率設(shè)定點 (FSP) 的 LPDDR4/4X DRAM 不同，LPDDR5 DRAM 具有用于 C/A 和 DQ 的 3 個 FSP。這使控制器能夠以最少的切換時間快速切換三個頻率，以實現(xiàn)最佳的功耗節(jié)約效果。如前所述，DFS 與 DVS 的結(jié)合使 LPDDR5 DRAM 成為對功耗敏感的應(yīng)用的理想選擇。 總結(jié) 存儲器是用于移動設(shè)備、IoT、汽車和云數(shù)據(jù)中心等應(yīng)用中的任何電子系統(tǒng)的重要組件。SoC 設(shè)計人員必須選擇合適的存儲器技術(shù)，才能提供必要的性能、容量、功率和面積。DDR 已成為現(xiàn)實的存儲技術(shù)，可用于多種類別，包括標(biāo)準(zhǔn) DDR 和低功耗 DDR (LPDDR)。最新的標(biāo)準(zhǔn) LPDDR5 和 DDR5 以更低的功耗提供更高的性能。LPDDR5 的運行速度高達(dá) 6400 Mbps，具有許多低功耗和 RAS 功能，包括新穎的時鐘架構(gòu)、可簡化時序收斂。數(shù)據(jù)速率高達(dá) 6400 Mbps 的 DDR5 DRAM 支持更高的密度，包括雙通道 DIMM 拓?fù)湟蕴岣咄ǖ佬屎托阅堋? Synopsys 提供了全面的存儲器接口 IP 產(chǎn)品組合，支持 LPDDR 和 DDR 標(biāo)準(zhǔn)，包括最新的 LPDDR5 和 DDR5。DesignWare DDR IP全套解決方案包括 PHY、控制器和驗證 IP，它們都支持最新標(biāo)準(zhǔn)的主要功能。Synopsys 的產(chǎn)品組合還包括硬化選項、信號完整性/電源完整性分析、驗證模型、原型設(shè)計和仿真支持。