CY7C68013A FX2LP與FPGA連接的方法

CY7C68013A概述

USB接口有著速度快，成本低的優(yōu)點(diǎn)，在現(xiàn)代計(jì)算機(jī)上已經(jīng)成為了必備接口。USB2.0 HIGH-SPEED接口理論速度為480Mbit/S，實(shí)際使用帶寬在200M以上，在一些對(duì)可靠性以及實(shí)時(shí)性要求不是特別高的場(chǎng)合，USB簡(jiǎn)單易用開(kāi)發(fā)容易的特點(diǎn)使得其成為最佳的通訊接口選擇。賽普拉斯 EZ-USB?FX2LP? (CY7C68013A/14A)是高度集成、低功耗 USB 2.0 的微控制器。其接口速率可以達(dá)到96Mbytes/s，且成本僅僅十多元RMB。

CY7C68013A(FX2LP)同FPGA連接

我們?cè)谝恍┒ㄖ圃O(shè)備中使用了USB接口，現(xiàn)在市場(chǎng)上最主流的USB外設(shè)接口芯片為Cypress公司的CY7C68013A，為了實(shí)現(xiàn)高帶寬的通訊，CY7C68013需要工作在GPIF或者SLAVE FIFO模式，初學(xué)者往往對(duì)這兩種模式不是很清楚，結(jié)合我們已有的經(jīng)驗(yàn)，我們對(duì)兩種模式做一下簡(jiǎn)要的說(shuō)明：

GPIF模式適合CY7C68013主動(dòng)同外部芯片通訊，GPIF通過(guò)幾個(gè)控制信號(hào)來(lái)實(shí)現(xiàn)狀態(tài)機(jī)的轉(zhuǎn)換，進(jìn)而產(chǎn)生不同的時(shí)序。在外接SRAM、CMOS SENSOR、CPU、DSP等場(chǎng)合可以使用這個(gè)模式,其中DSP、CPU工作在從模式；

SLAVE FIFO模式適合同F(xiàn)PGA等自身可以跑狀態(tài)機(jī)的芯片配合使用。

在利用CY7C68013同F(xiàn)PGA通訊的時(shí)候，一般使用SLAVE FIFO模式。EZ-USB_TRM2中第9章即是詳細(xì)講述SLAVE FIFO模式的。在CY7C68013中一共有4個(gè)端點(diǎn)，每一個(gè)端點(diǎn)都可以收或者發(fā)，對(duì)應(yīng)的SLAVE FIFO有2條地址線用來(lái)選擇相應(yīng)的端點(diǎn)緩沖區(qū)。SLAVE FIFO一個(gè)很重要的設(shè)置就是時(shí)鐘設(shè)置，其可以工作異步或者同步模式，在實(shí)際使用時(shí)，推薦同步模式，為了降低成本，可以使用CY7C68013自身產(chǎn)生的48Mhz時(shí)鐘，詳細(xì)的設(shè)置說(shuō)明可以看Fig.9-6。SLAVE FIFO有4個(gè)標(biāo)志引腳用來(lái)指示FIFO狀態(tài)（空、半滿、滿、自定義等），在FPGA中寫狀態(tài)機(jī)的時(shí)候需要用到這幾個(gè)引腳，特別注意的是FLAGD引腳可以用作SLAVE FIFO的片選，當(dāng)總線上有不止一個(gè)設(shè)備的時(shí)候需要用到這個(gè)功能，其他時(shí)候可以不考慮。其他的引腳和標(biāo)準(zhǔn)的FIFO沒(méi)有什么特別，大家一看就可以明白。利用51程序?qū)Y7C68013初始化好后，計(jì)算機(jī)同F(xiàn)PGA的通訊即可以打通。如果使用了多個(gè)端點(diǎn)，在FPGA上就要注意有一個(gè)有效的調(diào)度算法，以免某一個(gè)端點(diǎn)緩沖區(qū)內(nèi)的數(shù)據(jù)遲遲不取出來(lái)導(dǎo)致通訊出錯(cuò)。